数字电路与逻辑设计阶段练习三

1、第三阶段练习题一、填空题1触发器（Flip-Flop）是由逻辑门加上适当的 反馈 线耦合而成，具有两个互补的输出端和，所以它有两个稳定状态“1”态和“0”态。2按结构形式的不同，触发器可分为两大类：一类是没有时钟控制端的基本 触发器，另一类是具有时钟控制端的 钟控 触发器。3按逻辑功能来划分，触发器还可以分为RS触发器、 D 触发器、 JK 触发器和T触发器等四种类型。4同步触发器使用时必须保证、中至少有一个为“ 0 ”，即必须满足 RS0 的条件，这个条件也称为基本RS触发器输入信号的约束条件。5触发器在输入信号发生变化前的状态称为“ 初态 ”，用表示，而输入信号发生变化后触发器所进入的状态

2、称为“ 次态 ”，用表示。6钟控触发器也称同步触发器，钟控触发器状态的变化不仅取决于 输入 信号的变化，还取决于 时钟脉冲CP 的作用。7钟控触发器按结构和触发方式分，有同步触发器、 维持阻塞（或边沿） 触发器和主从触发器等种类。8钟控RS触发器的特征方程为： = 、 RS0 （约束条件）。该特征方程反映了在CP作用下，钟控RS触发器次态和输入、及初态之间的逻辑关系，同时也给出了触发器的约束条件。9当CP无效时，触发器的状态为 不变 ；当CP有效时，触发器的状态为 D 。10JK触发器的特征方程为： = 。当CP有效时，若= 1，则JK触发器的状态为 。11触发器的特征方程为： = 。当CP有

3、效时，若= 0，则 触发器的状态为 。12 在实际应用中，为了确保数字系统可靠工作，要求触发器来一个CP至多翻转一次。对于 同步 式触发器来说，这就意味着在CP=1期间，必须保持输入信号稳定不变，否则，触发器状态将在此期间发生 多次翻转 。13主从触发器具有“ 主从 ”结构，并以“ 双拍 ”方式工作，从而有效地避免了电位式触发器在一个CP期间的多次翻转问题。14边沿触发器有两种实现方法，一种是利用内部 电路时延 的差异来实现，另一种是利用电路内部 维持阻塞 线的作用来实现。15时序逻辑电路具备对过去时刻的 状态 进行记忆的功能，具有记忆功能的部件称为存储电路，时序逻辑电路中的存储电路主要由各类

4、 触发器 构成。16时序逻辑电路一般由 组合逻辑 电路和 存储 电路两部分组成，其中后者主要由各类触发器构成。17时序逻辑电路在结构上有两个主要特点：其一是包含由触发器等构成的 存储 电路；其二是内部存在 反馈 通路。18时序逻辑电路的“现态”反映的是 上一 时刻电路状态变化的结果，而“次态”则反映的是 当前 时刻电路状态变化的结果。19时序逻辑电路按其不同的状态改变方式，可以分为 同步 时序逻辑电路和异步 时序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。20时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为 Mealy型 时序逻辑电路；时

5、序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者根本就不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为 Moore型 时序逻辑电路。21根据触发器时钟作用方式的不同，计数器有 同步 计数器和 异步 计数器之分。前者所有应翻转的触发器在同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。22根据计数过程中数字增减规律的不同，计数器还可分为 增量 计数器、 减量 计数器和可逆计数器三种。23寄存器是用以暂存二进制代码的电路，可分为基本寄存器和 移位寄存器 。24左移寄存器输入端为0，在一个脉冲的作用下，便可实现所存数据 乘以2 的运算；右

6、移寄存器输入端为0，在一个脉冲的作用下，便可实现所存数据 除以2 的运算。25将移位寄存器的串行输出反馈到它的串行输入端，就构成了环形 计数器；将移位寄存器的串行反相输出反馈到它的串行输入端，就构成了 扭环形 计数器。这两种计数器都可以用作分频电路。二、选择题1若基本触发器的初始输入为 = 1、= 0，当由“0”“1”且随后由“1”“0”时，触发器的状态变化为（ B ）。A.“0”“1” B.“1”“0” C. 不变 D.不定2若基本触发器的初始输入为 = 1，当、同时由“1”“0”且随后同时再由“0”“1”时，触发器的状态变化为（ D ）。A.“0”“1” B.“1”“0” C. 不变 D.

7、不定3当钟控RS触发器的CP = 0时，若输入由“0”“1”且随后由“1”“0”，则触发器的状态变化为（ C ）。A.“0”“1” B.“1”“0” C. 不变 D.不定4CP有效时，若JK触发器状态由“0” 翻转为“1”，则此时的输入、必定为（ B ）。A. 0 、 B. 1 、 C. 、1 D. 、 0 5设触发器的初态为，在CP=1期间，若主从触发器的输入信号初值为=1、=1，继而由1变0，最后也由1变0，则当CP下降沿到达后，触发器的状态为（ D ）。A. 0 B. 1 C. D. 6设触发器的初态为，在CP=1期间，若以电路时延差异实现的下降沿触发的触发器的输入信号初值为=1、=1，

8、继而由1变0，最后也由1变0，则当CP下降沿到达后，触发器的状态为（ C ）。A. 0 B. 1 C. D. 7设触发器的初态为，在CP=1期间，若以电路内部维持-阻塞线的作用来实现的上升沿触发的触发器的输入信号初值为1，继而由1变0，最后又由0变1，则当CP下降沿到达后，触发器的状态为（ C ）。A. 0 B. 1 C. D. 8设触发器的初态为，将D触发器的输出端连接到D输入端，则当CP脉冲到来时，触发器的状态为（ C ）。A. 0 B. 1 C. D. 9设触发器的初态为，将D触发器的输出端连接到D输入端，则当CP脉冲到来时，触发器的状态为（ D ）。A. 0 B. 1 C. D. 10

9、设触发器的初态为，将D触发器的、输出端通过双输入的与非门连接到D输入端，则当CP脉冲到来时，触发器的状态为（ B ）。A. 0 B. 1 C. D. 11设触发器的初态为，将D触发器的、输出端通过双输入的或非门连接到D输入端，则当CP脉冲到来时，触发器的状态为（ A ）。A. 0 B. 1 C. D. 12设触发器的初态为，将D触发器的、输出端通过双输入的异或门连接到D输入端，则当CP脉冲到来时，触发器的状态为（ B ）。A. 0 B. 1 C. D. 13设触发器的初态为，将触发器的、输出端分别连接到、输入端，即=、=，则当CP脉冲到来时，触发器的状态为（ C ）。A. 0 B. 1 C.

10、D. 14设触发器的初态为，将触发器的、输出端分别连接到、输入端，即=、=，则当CP脉冲到来时，触发器的状态为（ D ）。A. 0 B. 1 C. D. 15触发器符号图中CP端无“”、无“”表示触发器采用( C )触发。A. 上升沿 B. 下降沿 C. 高电位 D. 低电位 16触发器符号图中CP端无“”、有“”表示触发器采用( D )触发。A. 上升沿 B. 下降沿 C. 高电位 D. 低电位 17触发器符号图中CP端有“”、无“”表示触发器采用( A )触发。A. 上升沿 B. 下降沿 C. 高电位 D. 低电位 18触发器符号图中CP端有“”、有“”表示触发器采用( B )触发。A.

11、上升沿 B. 下降沿 C. 高电位 D. 低电位 19下列（ A ）不属于时序逻辑电路的范畴。A. 译码器 B. 计数器 C. 寄存器 D. 移位寄存器20时序逻辑电路的状态一般由其（ C ）的组合确定。A. 外部输入 B. 外部输出 C. 内部输入 D. 内部输出21下列4种关于时序逻辑电路的说法中，（ D ）是错误的。A. 同步时序逻辑电路中所有触发器的触发输入端均接同一个时钟脉冲源。B. 异步时序逻辑电路中各触发器状态的变化并不同时发生。C. Mealy型时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数。D. Moore型时序逻辑电路中不存在独立设置的输入信号。三、分析设计题1钟控触发器输入信号波形如下图所示，请画出输出端、的对应波形。（设触发器初态为“0”）2上升沿触发的维持-阻塞触发器输入信号波形如下图所示，请画出输出端、的对应波形。（设触发器初态为“0”）3下降沿触发的触发器输入信号波形如下图所示，请画出输出端、的对应波形。（设触发器初态为“0”）4分析下图所示时序电路，指出其类型并给出状态表和状态图。5分析下图所示时序电路，指出其类型并给出状态表和状态图。6分析下图所示时序电路，指出其类型并给出状态表和状态图。7请用边沿触发的触发器设计一个九进制同步计数器，要求该计数器按自然态序进行计数。8请用上升沿触发的维持-阻塞触发器，设计一个满足如下图所示