硬件电路设计具体详解

1、精品文档 2系统方案设计 2.1数字示波器的工作原理 图2.1数字示波器显示原理 数字示波器的工作原理可以用图2.1来描述，当输入被测信号从无源探头进 入到数字示波器，首先通过的是示波器的信号调理模块，由于后续的A/D模数 转换器对其测量电压有一个规定的量程范围，所以，示波器的信号调理模块就是 负责对输入信号的预先处理，通过放大器放大或者通过衰减网络衰减到一定合适 的幅度，然后才进入 A/D转换器。在这一阶段，微控制器可设置放大和衰减的 倍数来让用户选择调整信号的幅度和位置范围。 在A/D采样模块阶段，信号实时在离散点采样，采样位置的信号电压转换 为数字值，而这些数字值成为采样点。该处理过程称

2、为信号数字化。A/D采样的 采样时钟决定了 ADC采样的频度。该速率被称为采样速率，表示为样值每秒 （S/s）。A/D模数转换器最终将输入信号转换为二进制数据，传送给捕获存储区。 因为处理器的速度跟不上高速 A/D模数转换器的转换速度，所以在两者之 间需要添加一个高速缓存，明显，这里捕获存储区就是充当高速缓存的角色。 来 自ADC的采样点存储在捕获存储区，叫做波形点。几个采样点可以组成一个波 形点，波形点共同组成一条波形记录，创建一条波形记录的波形点的数量称为记 录长度。捕获存储区内部还应包括一个触发系统，触发系统决定记录的起始和终 止点。 被测的模拟信号在显示之前要通过微处理器的处理，微处理

3、器处理信号，包 括获取信号的电压峰峰值、有效值、周期、频率、上升时间、相位、延迟、占空 比、均方值等信息，然后调整显示运行。最后，信号通过显示器的显存显示在屏 2.2数字示波器的重要技术指标 （1）频带宽度 当示波器输入不同频率的等幅正弦信号时，屏幕上显示的信号幅度下降3dB 所对应的输入信号上、下限频率之差，称为示波器的频带宽度，单位为MHz或 GHz。 （2）米样速率： 采样速率是指单位时间内在不连续的时间点上获取模拟输入量并进行量化 的次数，也称数字化速率，单位用 Sa/s （ Sampling/s ）表示。 用每秒钟完成的AD转换的最高次数来衡量。常以频率来表示，取样速率越 高，反应仪

4、器捕捉高频或快速信号的能力愈强。取样速率主要由AD转换速率来 决定。数字存储示波器的测量时刻的实时取样速率可根据被测信号所设定的扫描 时间因数（即扫描一格所用的时间）来推算。其推算公式为 N f t/d i v （1） 式中，N为每格的取样点数，t为扫描时间因数。 在进行信号数字化的时候为保持足够的信号细节， 就要求采样时钟的频率至 少应为信号本身所包含的最高频率的两倍。这个要求通常成为香农采样定理或者 乃奎斯特定律。 然而，为了避免混叠现象和较好的再现所测信号的波形，示波器的采样率一 般需要达到被测信号频率的10倍甚至20倍以上。如此的话，在不少情况下，就 会存在显示点数不够的问题，例如用采

5、样率为500MS/S的示波器观测100MHz 的正弦信号，则每个周期上只显示 5个采样点，观测效果较差。 （3）分辨率 分辨率指示示波器能分辨的最小电压增量，即量化的最小单元。它包括垂直 电压灵敏度（电压分辨率）和水平时间灵敏度（时间分辨率）。垂直电压灵敏度与 AD转换的分辨率相对应，常以屏幕每格的分级数（级/div）或百分数来表示。水平 时间灵敏度由取样速率和存储器的容量决定，常以屏幕每格含多少个取样点或用 百分数来表示。取样速率决定了两个点之间的时间间隔， 存储容量决定了一屏内 包含的点数。一般示波管屏幕上的坐标刻度为8*10div（即屏幕垂直显示格为8格, 水平显示格为10格），如果采用

6、8位的AD转换器（256级），则垂直分辨率表示 为32级/div，或用百分数来表示为1/256=0.39%:如果采用容量为1k的RAM， 则水平分辨率为1024/10=100点/div。 （4）存储容量 存储容量又称记录长度，它由采集存储器（主存储器）最大存储容量来表示, 常以字为单位。数字存储器常采用 256，512，1K等容量的高速半导体存储器。 2.3系统方案论证与比较 方案一：采用80C51单片机为控制核心，其系统框图如图1-1所示。对输入 信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D转换将模拟 信号转换成数字信号，再通过单片机将数据锁存至外部RAM，然后由单片机控 制

7、将数据送至D/A输出。 图1-1方案一系统框图 这种方案结构较为简洁，但很明显，A/D的最高采样速度达1MHz，由普通 单片机直接处理这样速率的数据难以胜任， 采用高档单片机甚至采用 DSP芯片， 成本偏高不说，还将大大增加开发的难度。而且目前常用的外接 RAM芯片时钟 周期一般为40MHz50MHz，难以达到高速数据存储的要求。 方案二：用FPGA可编程逻辑器件作为控制及数据处理的核心， 利用FPGA 的层次化存储器系统结构，使用FPGA内部集成的基本逻辑功能块配置成双端口 同步RAM对采集信号进行存储，完成设计指标。其系统框图如图2所示。 高 液晶 K 耦 合 速 显示j r- 电 - A

8、/D - FPGA 1 路 转 换 H 键盘 电源管理 图1-2方案二系统框图 由于FPGA可在线编程，因此大大加快了开发速度。电路中的大部分逻辑控 制功能都由单片FPGA完成，多个功能模块如采样频率控制模块、数据存储模块 都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定性和可 靠性。FPGA的高速性能比其他控制芯片更适合于高速数据采集和处理，而且使 用FPGA内部存储模块完成输入信号的量化存储，在存储速度上有着外接RAM 无法比拟的优势。 精品文档 万案三：以Cortex-M3内核的STM32为主控制器的万案如下面图1-3所示: 图1-3方案三系统框图 信号调理 耦合电路 输

9、入信号 按键 菜单 微处理器采用意法半导体的 32位处理器STM32F103VET6,其内部是ARM 公司Cortex-M3内核，工作主频最高可达72MHz,再在其上面移植开源的实时操 作系统pC/OS-ll系统，确保系统的实时性和稳定性。由于高速A/D转换器的速 度太快，STM32处理数据的速度跟不上，所以在中间加入FIFO高速缓存器。利 用STM32内部自带的FSMC（灵活的静态存储器控制器）来控制TFT液晶屏刷新 波形，可实现更高频率的信号的波形刷新和显示。此为，利用STM32的高级定 时器可输出高达12MHz的时钟，可以作为高速A/D转换器的采样时钟和FIFO 存储器的控制时钟，从而避

10、免了一大堆由有源晶振和数字芯片组成的时钟电路。 方案比较： 方案一虽然简单，但是51单片机处理能力有限，无法实现数字示波器的基 本指标； 方案二采用FPGA虽然能深入开发数字示波器，然而，其成本偏高，即使加 入SOPC软核，其软件压力也很大。 方案三是能够实现嵌入式数字示波器基本指标的良好方案，器件成本不高， 实时操作系统pC/OS-II简化编程，提供系统实时性和稳定性。 因此，本设计最终选择方案三开展设计。 2.4系统性能指标设计 由于STM32处理数据的能力比较有限，加之一般应用中波形存储和频率分 析用处不大，所以在这里，系统并没有做这两个部分的功能实现。 虽然系统所用 的A/D转换器AD

11、S830的最高采样频率可达60MHz，然而，其时钟信号是STM32 的定时器产生的，最高只能输出12MHz，所以这里设计的最高实时采样率为 12MHz，然而，由于程序中加入了内插算法，所以最高输入信号的频率仍然可以 高达1MHz，基本可以满足一般应用需求。 系统性能的预期设计指标具体如表1所示: 表1系统性能设计指标 技术指标 指标参数 输入阻抗 1M欧姆 耦合方式 交流或直流耦合 触发方式 上升沿或下降沿触发 波形存储 无 频谱分析 无 波形暂停显示 有 输入电压范围 5mV10Vpp 模拟频带宽度 01MHz 最高实时采样率 12MHz 水平时间灵敏度 从2us/Div至U 5ms/Div

12、 ,共11档（按1-2-5方式步进） 垂直电压灵敏度 从25mV/Div到2V/Div,共7档（按1-2-5方式步进） 电源供电方式 外部电源或锂电池供电，锂电池可连续工作2个小时以上 该数字示波器的水平时间灵敏度与米样频率的对应关系如表 2所示: 表2水平时间灵敏度与采样时钟频率 水平时间灵敏度（/div ） 采样时钟频率（Hz） 50ms 600 20ms 1500 10ms 3000 5ms 6000 2ms 15000 1ms 30000 500us 60000 200us 150000 100us 300000 50us 600000 20us 1200000 10us1500000

13、 5us6000000 2us12000000 该数字示波器的垂直电压灵敏度与放大倍数的对应关系如表 表3垂直电压灵敏度与放大倍数 3所示： 垂直电压灵敏度（/div ） 放大倍数 2V 0.1 1V 0.25 500mV 0.5 250mV 1 125mV 2 50mV 5 25mV 10 精品文档 3系统硬件设计 本设计的主要系统框图如下图3-1所示: 1 精品文档 图3-1系统整体设计框图 3.1耦合电路设计 图3-2耦合电路 所设计的耦合电路如上图3-2所示: 数字示波器的输入信号从BNC无源探头输入，由于输入的模拟信号中有交 流成分和直流成分在里面，所以此部分电路用来供用户选择是否需

14、要测量输入信 号的直流成分。C35是耦合电容，用来隔离输入信号的直流成分。耦合电容的值 是根据后级输入阻抗来计算，耦合电容与后面的负载电阻构成了 RC高通滤波器, 由RC高通滤波器的截止频率计算公式是: 精品文档 0 后级信号调理电路的输入阻抗是 1M欧姆，所以为了使输入信号能够低至 1Hz的交流信号，所以截止频率应该低于 1Hz,所计算而得的C电容值 应该大 于0.16uF，所以这里耦合电容的值取1uF。 由交流输入到直流输入的切换用继电器来实现，为了尽量减小继电器切换时 所引入的机械噪声以免影响输入信号，这里继电器选用松下的小型信号继电器 TQ2-5V。由电路可知，继电器断开时为交流耦合方

15、式，继电器吸合时为直流耦 合方式。 3.2信号调理电路设计 信号调理电路可分为两个部分，第一部分是衰减网络电路，第二部分是程控 放大电路。 3.2.1衰减网络电路设计 图3-3衰减网络电路 所设计的衰减网络电路如图3-3所示。利用电阻串联的分压原理，衰减网络 电路实现两级衰减，当继电器 K2断开时，输入信号被衰减到原来的 0.5，即衰 减2倍；当继电器K2吸合时，输入信号被衰减到原来的 0.05，即衰减20倍。 电阻旁边的电容起频率补偿作用。 之所以选择的是可调电容，那是因为未知的待 测信号的频率是在可变的一个范围里，如果输入信号频率很低，输入电容对其还 不会有多大影响，如果频率上升，待测点的

16、等效电阻和示波器输入端的输入电容 会形成一个积分电路，如此便会造成高频失真。所以为了避免此失真情况出现， 在电阻旁边并联两个容值可调的电容来形成一个微分电路，去抵消积分电路的效 应。同样的，为了减小机械噪声，继电器选用了松下电器的信号继电器 TQ2-5V 继电器的驱动电路采用NPN三极管来驱动，继电器线圈的正负极之间加上 续流二极管，为了防止继电器瞬间动作时冲击电流过大， 故加上此二极管做保护 电路所用。 322程控放大电路设计 MH卜 x 口 h 图3-4程控放大电路 所设计的程控放大电路如图3-4所示，衰减后的信号先经过的是由高性能、 低噪声的电压反馈型放大器AD8066组成的电压跟随器，

17、然后经过限流电阻R27 进入到压控增益放大器 AD603。AD603是ADI公司生产的低噪声、90MHz带宽 的可变增益放大器，增益以dB为线性，经过精密校准，而且不随温度和电源电 压而变化。增益由高阻抗(50 MQ)、低偏置(200 nA)差分输入控制；比例因子为 25 mV/dB，因此仅需要1 V的增益控制电压就能覆盖增益范围的中间40 dB。所 以改变AD603的控制电压即可改变该器件的放大倍数。1号引脚恒定输入1.25V 电压，2号引脚的电压由一片 D/A转换器TLV5618A来输出。 由于AD603的高度灵敏性，控制电压稍微不稳即可能引起震荡，所以电阻 R38和电容C51组成截止频率

18、为7.2Hz的低通滤波器，避免过多高频噪声的引入； 精品文档 然后用AD8066运算放大器组成的电压跟随器输出到 AD603。TLV5618A是德州 仪器生产的双路串行12位分辨率的D/A转换器，两路D/A输出，输出A是控 制AD603的放大倍数。 由于后级A/D转换器ADS830的输入模拟电压范围是1.5V3.5V，基线输入 电压是2.5V,为了尽量利用A/D转换器的量程，所以需要给前端输入的模拟信 号加上2.5V的偏置电压。双路D/A转换器TLV5618A的另外一路输出OUTB就 是为了给输入信号加入2.5V的偏置电压而设计的。同样的，为了保证这2.5V电 压的稳定，中间加入反相电压跟随器

19、。 由于衰减网络至少是衰减了 0.5倍，为了得到增益为1时的信号，所以在程 控放大电路的最后一级设计了同相放大器，放大倍数是2倍，如此一样，原输 入信号就能原封不动地进入到 A/D转换器。所用运放是增益带宽比高达145MHz 的电压反馈型放大器AD8065，其极高的输入阻抗和极低的噪声大大保证了信号 的可靠传输。 3.3高速A/D采集与FIFO缓存电路设计 T 丁 图3-5高速A/D采集与FIFO缓存电路 所设计的高速A/D采集与FIFO缓存电路如图3-5所示，从程控放大电路输 出的信号在进入A/D前先进入的是截止频率为66MHz的低通滤波器，因为所用 A/D转换器ADS830的最大采样频率是

20、60MHz，所以它理论上能采集到的最大 信号就是60MHz，为了避免更高频率的噪声影响 A/D工作，所以要设计这样一 个低通滤波器。A/D转换器ADS830是德州仪器公司的一个8位分辨率高速模数 精品文档 转换器，其采样频率范围是10kSa/s 60MSa/s它的参考电压源可选择为内部参 考和外部参考，这里为了简化设计，选用它的内部参考电压源。 虽然STM32主频最高高达72MHz，但是在程序里对A/D采集回来的数据的 处理速度实际上是比不上 ADS830的60MHz采样频率的，所以为了缓冲高速数 据，中间加入高速缓存器IDT7204。IDT7204是双口的SRAM，FIFO（先进先出） 存储

21、器，工作方式是不依靠地址线，随着写入或读取信号来对数据指针进行递加 或递减，来实现对数据的寻址。IDT7204的存储深度是4K字节，有三个存储标 志，这里用到了它的“数据满标志FF”，当微处理器STM32读取FF标志，如果 为低电平，证明FIFO存储器已经读取了 4096个ADS830的数据，然后暂停对 A/D转换器数据的读取。微处理器 STM32处理当前存储区的数据；等待出来完 毕，再次让IDT7204读取ADS830的数据，如此循环即可得到当前示波器输入 信号的完整波形数据。 A/D转换器ADS830的采样时钟是STM32通过内部定时而得到的， 当频率 过高时不太稳定，同时其输出的高电平是

22、 3.3V，而ADS830要求的时钟高电平 是5V，所以中间加入74HC08与门电路来整形和稳定时钟信号。 3.4测频整形电路设计 所设计的测频整形电路如图3-6所示，C62和C65是隔去直流的耦合电容， 其一大一小的组合为了同时通过高频信号和低频信号，R52是为了与前面两个电 容组成高通滤波器，其截止频率为0.01Hz，结型场效应管Q4在这里是充当具有 高输入阻抗的跟随器作用，因为场效应管的栅极阻抗很高，所以用来获取输入信 号。 场效应管后面是两级放大电路。C60和C63同样的是隔直流的耦合电容，增 益带宽高达1100MHz的高频小信号三极管9018在这里与电阻R45、R47和R50 组成共

23、射极放大器，放大倍数为 9018的极限倍数。R48和R50两个电阻在此是 为三极管提供静态工作点所需要的偏置电压。电阻R45则是不可或缺的集电极 电阻，限流所用。 由于输入信号会低至10mV以下，所以一级放大会不足以放大要求的幅值， 所以后面再加一级放大电路。最后，在三极管输出的后面加上施密特反相器 SN74HC74，以给输出信号整形成方波，然后送到 STM32检测频率。 3.5电源电路设计 图3-7电源电路 所设计的电源电路如图3-7所示。由于开关电源的开关噪声过大，目前在低 成本的情况下没法很好地降低噪声，所以本系统的电源电路舍弃开关电源， 而用 线性稳压电源，使得更好地降低电源噪声，以免

24、影响输入信号的调理和采集。 供 电来源可以是外部电源或者是锂电池（要求双节锂电池，即7.5V8.4V）。由于 示波器中要用到的电源电压值是 +5V、-5V和+3.3V，所以设计中采用了最大输 出电流可达1A的低压差线性稳压芯片 AMS1117-5.0由8.4V稳压到+5V，然后 再用最大输出电流可达1A的低压差线性稳压芯片 AMS1117-3.3稳压到+3.3V， 以给微处理器和液晶供电。至于负电源则是通过负极性电源转换电压芯片 ICL7660转换，ICL7660的输入电压范围是1.5V到10V，所以用在这里还是满 足需求的，由于单片ICL7660的最大输出电流是100mA，不足以给整个系统供

25、 电，所以并联两片ICL7660以得到最大输出电流200mA，ICL7660只是将正输入电压转变为负电压，所以还需要一个稳压到-5V的芯片，这里用上了负向线性 稳压芯片MC79L05。 为了最大限度降低电源纹波和噪声， 电路中用上了抑制高频纹波的小电容 0.1uF,抑制低频噪声的大电容100uF，稳压芯片前后都配上了滤波电容。同时， 为了方便用户和用电安全，图中还设计了 +5V和-5V的电源指示灯。 3.6微处理器最小系统电路设计 图3-8微处理器STM32最小系统电路 所设计的微处理器最小系统电路如图 3-8所示，微处理器选用意法半导体的 32位微处理器STM32F103VET6,内部是ARM Cortex-M3内核，工作频率通过 内部锁相环倍频可高达 72MHz，定时器多达8个，FLASH是512KB，GPIO 口 多达80个，此外还有FSMC直接高效地驱动TFT液晶彩屏；所以，在这里，采 用STM32F103VET6满足设计的全部要求。 晶振电路