电路与电子技术简明教程-时序逻辑电路

1、电路与电子技术简明教程-时序逻辑电路 9. 触发器 9. 触发器 第九章 时序逻辑电路 时序电路由组合电路和记时序电路由组合电路和记 忆存储电路组成，忆存储电路组成， 其组其组 成框图如图成框图如图9-1所示，所示， 框框 图中的记忆存储电路主要图中的记忆存储电路主要 由触发器构成由触发器构成 9. 触发器 第九章 时序逻辑电路 两个与非门输入和输出两个与非门输入和输出 端交叉相连，端交叉相连， 即构成即构成 如图（如图（a） 所示的基本所示的基本 RS 触发器。触发器。 根据电路图可知，根据电路图可知， 基基 本本RS 触发器的一对互触发器的一对互 补输出的表达式为补输出的表达式为 基本RS

2、 触发器 9.1.1 .电路组成和工作原理 9. 触发器 第九章 时序逻辑电路 首先引入两个概念：首先引入两个概念： “现态现态” 和和“次态次态” 。“现态现态” 指接收指接收 信号前触发器的状态，信号前触发器的状态， 通常用通常用 来表示；来表示； “次态次态” 指接指接 收信号后触发器的状态，收信号后触发器的状态， 通常用通常用 来表示。来表示。 ） 状态真值表状态真值表 ） 特征方程特征方程 ） 状态转移图状态转移图 ） 波形图波形图 基本RS 触发器 9.1.1 .逻辑功能描述 9. 触发器 第九章 时序逻辑电路 常要求触发器在某一指定时刻输出随着输入信号的变化而变化，常要求触发器在

3、某一指定时刻输出随着输入信号的变化而变化， 这一指定时刻可由外加时钟脉冲这一指定时刻可由外加时钟脉冲C P （Clock Pulse） 来控制。来控制。 数字系统中采用的触发器，数字系统中采用的触发器， 通常添加了时钟脉冲通常添加了时钟脉冲CP 。接下来。接下来 介绍由时钟脉冲介绍由时钟脉冲CP 控制的控制的RS 触发器（简称同步触发器（简称同步RS 触发器）触发器） 和和D 触发器（简称同步触发器（简称同步D 触发器）触发器） 。 其电路构成如图（其电路构成如图（a） 所示。所示。 同步触发器 9.1.2 .同步RS 触发器 9. 触发器 第九章 时序逻辑电路 如果把同步如果把同步RS 触发

4、器的输入端触发器的输入端D 接一个非门到输入端接一个非门到输入端R ， 就就 构成了同步构成了同步D 触发器，触发器， 其电路构成如图（其电路构成如图（a） 所示所示 同步触发器 9.1.2 2.同步D 触发器 9. 触发器 第九章 时序逻辑电路 对于由时钟脉冲对于由时钟脉冲C P 控制的同步触发器，控制的同步触发器， 当当C P 时，时， 其其 输出会随着输入的改变而改变，输出会随着输入的改变而改变， 而当而当C P 时，时， 其输出状其输出状 态保持不变，态保持不变， 这种触发方式称为电平触发。有些电路在这种触发方式称为电平触发。有些电路在C P 时，时， 其输出随着输入的改变而改变，其输

5、出随着输入的改变而改变， 也属于电平触发。也属于电平触发。 图图 描述了同步描述了同步D 触发器的空翻现象。触发器的空翻现象。 同步触发器的空翻现象 9.1.3 9. 触发器 第九章 时序逻辑电路 其逻辑符号如图所示。其逻辑符号如图所示。 边沿触发器 9.1.4 1.边沿D 触发器 对对D 触发器来说，触发器来说， 如果如果CP 端有动态符号端有动态符号“ ” ， 则该则该D 触触 发器为边沿触发器。对图所示的两种边沿发器为边沿触发器。对图所示的两种边沿D 触发器来说，触发器来说， 如如 果果CP 端加了符号端加了符号“ 。” ， 则该则该D 触发器为下降沿有效。触发器为下降沿有效。 边沿边沿

6、D 触发器的特征方程和同步触发器的特征方程和同步D 触发器的特征方程一样，触发器的特征方程一样， 都是都是 9. 触发器 第九章 时序逻辑电路 其逻辑符号如图所示其逻辑符号如图所示 边沿触发器 9.1.4 2.边沿JK 触发器 9. 触发器 第九章 时序逻辑电路 触发器逻辑功能的转换 9.1.5 1.将边沿JK 触发器转换为边沿D 触发器 边沿边沿JK 触发器的特征方程为触发器的特征方程为 边沿边沿D 触发器触发器 为如果令为如果令JK 触发器的输入触发器的输入K J ， 则则JK 触发器的特征方程就触发器的特征方程就 转换为转换为 令令J D ， 则则JK 触发器就实现了触发器就实现了D 触

7、发器的功能。触发器的功能。 为为D 触发器由上升沿有效的边沿触发器由上升沿有效的边沿JK 触发器转换为触发器转换为D 触发器的触发器的 原理图如图所示原理图如图所示 9. 触发器 第九章 时序逻辑电路 触发器逻辑功能的转换 9.1.5 2.将边沿JK 触发器转换为T 触发器 T 触发器的逻辑功能可以描述为：触发器的逻辑功能可以描述为： 在时钟脉冲在时钟脉冲C P 有效边有效边 沿的作用下，沿的作用下， 当当T 时，功能为时，功能为“保持保持” ； 当当T 时时 ,功能为功能为“翻转翻转” 。 如果令边沿如果令边沿JK 触发器的输入触发器的输入J K T ， 则其特征方程就转则其特征方程就转 换

8、为换为 第九章 时序逻辑电路 9.2 计数器 9.2 计数器 第九章 时序逻辑电路 集成计数器74161 9.2.1 .逻辑符号和引脚图 位集成加法计数器位集成加法计数器74161 是是16进制计数器，进制计数器， 其计数范围为其计数范围为 0000 1111 。74161的逻辑符号和引脚图如图所示。的逻辑符号和引脚图如图所示。 9.2 计数器 第九章 时序逻辑电路 集成计数器74161 9.2.1 2. 功能介绍 C ： 时钟脉冲，时钟脉冲， 上升沿触发。上升沿触发。 D D D D ： 预置数端，预置数端， 也可以称为并行数据输入端。也可以称为并行数据输入端。 ： 异步清零端，异步清零端，

9、 低电平有效。只要低电平有效。只要 ， 则则Q Q Q Q 0000， 即无条件清零。即无条件清零。 L D ： 同步置数端，同步置数端， 低电平有效。要实现同步置数低电平有效。要实现同步置数 CTT 和和CTP ： 计数器工作状态控制端。正常计数时，计数器工作状态控制端。正常计数时， CTT CTP 。 CO ： 进位输出端。当计数状态为进位输出端。当计数状态为 时，时， CO 输出一个输出一个 高电平信号，高电平信号， 该信号持续一个时钟周期。该信号持续一个时钟周期。 9.2 计数器 第九章 时序逻辑电路 集成计数器74160 9.2.2 也是四位集成加法计数器，也是四位集成加法计数器，

10、其逻辑符号和引脚图与其逻辑符号和引脚图与 相同，相同， 如图如图 所示。所示。 为十进制为十进制 计数器，计数器， 位输出为位输出为 码的形式，码的形式， 即计数范围为即计数范围为 。 当计数状态为当计数状态为 时，时， CO 输出一个高电平信号，输出一个高电平信号， 该信号该信号 持续一个时钟周期。跟一样，持续一个时钟周期。跟一样， 也是异步也是异步 清零和同步置数。其状态转移图如图所示。清零和同步置数。其状态转移图如图所示。 9.2 计数器 第九章 时序逻辑电路 构成N 进制计数器 9.2.3 .级联法级联法 所谓级联法，所谓级联法， 即通过把两个及以上的计数器串接，即通过把两个及以上的计

11、数器串接， 以实现模数以实现模数 的相乘。的相乘。 .清零法清零法 以以74161为例。由于为例。由于74161异步清零端异步清零端CR的存在，的存在， 故故74161 可以可以 实现小于实现小于16的任意进制计数器。的任意进制计数器。 畅置数法畅置数法 同样以同样以74161为例。由于为例。由于74161 同步置数端同步置数端L D的存在，的存在， 74161 同样可以实现小于同样可以实现小于16 的任意进制计数器的任意进制计数器 9.2 计数器 第九章 时序逻辑电路 构成N 进制计数器 9.2.3 .实现任意进制计数器实现任意进制计数器 计数器在实际使用时，计数器在实际使用时， 单纯采用上

12、述三种方法中的某一种难以单纯采用上述三种方法中的某一种难以 实现，实现， 通常采用级联法后再利用清零法或置数法来改变其进制通常采用级联法后再利用清零法或置数法来改变其进制。 第九章 时序逻辑电路 9.3 寄存器 9.3 寄存器 第九章 时序逻辑电路 数码寄存器 9.3.1 数码寄存器具有存放数码和清除原有数码的功能，数码寄存器具有存放数码和清除原有数码的功能， 同时只能并同时只能并 行输入数据，行输入数据， 需要时也只能并行输出。需要时也只能并行输出。 第九章 时序逻辑电路 移位寄存器 9.3.2 移位寄存器不仅能存放数码，移位寄存器不仅能存放数码， 而且具有移位的功能。移位寄存而且具有移位的

13、功能。移位寄存 器可分为单向移位寄存器和双向移位寄存器，器可分为单向移位寄存器和双向移位寄存器， 其中单向移位寄其中单向移位寄 存器又分为左移寄存器和右移寄存器。图所示电路是由上升沿存器又分为左移寄存器和右移寄存器。图所示电路是由上升沿 有效的边沿有效的边沿D 触发器构成的四位右移移位寄存器。触发器构成的四位右移移位寄存器。 9.3 寄存器 第九章 时序逻辑电路 集成多功能移位寄存器74194 9.3.3 9.3 寄存器 .逻辑符号和管脚图 是双向移位多功能寄存器，是双向移位多功能寄存器， 其逻辑符号和引脚图其逻辑符号和引脚图 如图所示。如图所示。 第九章 时序逻辑电路 集成多功能移位寄存器7

14、4194 9.3.3 9.3 寄存器 .典型应用 ） 顺序脉冲发生器顺序脉冲发生器 能实现顺序脉冲发生器，能实现顺序脉冲发生器， 又称为环形计数器。又称为环形计数器。 第九章 时序逻辑电路 集成多功能移位寄存器74194 9.3.3 9.3 寄存器 .典型应用 ） 扭环形计数器扭环形计数器 图（图（a） 为为 实现扭环形计数器的原理图，实现扭环形计数器的原理图， 图（图（b） 所示为其对应的输出波形，所示为其对应的输出波形， 由图可知，由图可知， 该扭环形计数器的模该扭环形计数器的模 数为数为 。 第九章 时序逻辑电路 9.4 555 定时器和单稳态触发器 第九章 时序逻辑电路 555 定时器

15、 9.4.1 9.4 555 定时器和单稳态触发器 1.电路结构 定时器电路可分为双极型和定时器电路可分为双极型和CMOS 型两类。双极型产型两类。双极型产 品型号最后三位数码都是品型号最后三位数码都是“” ， CMOS 产品型号最后产品型号最后 四位数码都是四位数码都是“” 。虽然命名不同，。虽然命名不同， 但它们的引脚但它们的引脚 排布和功能是相同的。所示为其对应的输出波形，排布和功能是相同的。所示为其对应的输出波形， 由图可知，由图可知， 该扭环形计数器的模数为该扭环形计数器的模数为 。 第九章 时序逻辑电路 555 定时器 9.4.1 9.4 555 定时器和单稳态触发器 2.功能描述

16、 当当CON 没有外接电压时，没有外接电压时， 个电阻对电源电压进行分压，个电阻对电源电压进行分压， 每每 个电阻上的压降为个电阻上的压降为 。换句话说，。换句话说， 比较器比较器C 的同相输入的同相输入 端（即端（即CON 端）端） 电压为电压为 ， 比较器比较器C 的反相输入端电的反相输入端电 压为压为 第九章 时序逻辑电路 单稳态触发器 9.4.2 9.4 555 定时器和单稳态触发器 1.单稳态触发器的特点 触发器可分为双稳态触发器和单稳态触发器。触发器可分为双稳态触发器和单稳态触发器。 在触发条件满足在触发条件满足 时，时， 从一个稳态转变到另一个稳态，从一个稳态转变到另一个稳态，

17、即即“” 和和“” 都是都是 稳态。单稳态触发器只有一个稳态，稳态。单稳态触发器只有一个稳态， 另一个状态为暂态，另一个状态为暂态， 在触在触 发条件满足时，发条件满足时， 从稳态转变到暂态，从稳态转变到暂态， 经过一段时间后有自行恢经过一段时间后有自行恢 复到稳态。复到稳态。 第九章 时序逻辑电路 单稳态触发器 9.4.2 9.4 555 定时器和单稳态触发器 2.由 定时器构成的单稳态触发器 图所示是由图所示是由 定时器构成的定时器构成的 单稳态触发器。单稳态触发器。 图中，图中， R 和和C 是是 外接元件，外接元件， 触发触发 脉冲由触发输入脉冲由触发输入 端端 脚送入。脚送入。 第九

18、章 时序逻辑电路 单稳态触发器 9.4.2 9.4 555 定时器和单稳态触发器 2.单稳态触发器的应用 ） 脉冲整形脉冲整形 实际应用时，实际应用时， 输入脉冲的波形往往是不规则的。因为单稳态触输入脉冲的波形往往是不规则的。因为单稳态触 发器的输出只有发器的输出只有“” 和和“” 两种状态，两种状态， 合理的调节合理的调节RC 的值，的值， 就可以把不规则的输入信号整形成幅度和宽度一定的矩就可以把不规则的输入信号整形成幅度和宽度一定的矩 形波。形波。 ） 定时或延时定时或延时 输出输出uo 的脉宽的脉宽tw 仅仅取决于仅仅取决于R 和和C ，通过改变，通过改变R 和和C的值，可的值，可 以进

19、行定时或延时控制。以进行定时或延时控制。 第九章 时序逻辑电路 9.5 存储器 第九章 时序逻辑电路 随机存储器（RAM） 9.5.1 9.5 存储器 RAM 存储单元的内容可按需随意取出或存入，存储单元的内容可按需随意取出或存入， 且存取的速度且存取的速度 与存储单元的位置无关。这种存储器在断电时将丢失其存储内与存储单元的位置无关。这种存储器在断电时将丢失其存储内 容，容， 故主要用于存储短时间内使用的程序。故主要用于存储短时间内使用的程序。 按存储信息的不同，按存储信息的不同， RAM 又分为静态又分为静态RAM （Static RAM ， SRAM） 和动态和动态RAM（Dynamic

20、RAM ， DRAM） 。静态。静态 RAM 的存储单元由静态的存储单元由静态MOS 电路或双极型电路组成。电路或双极型电路组成。MOS 型型RAM 存储容量大、功耗低；存储容量大、功耗低； 双极型双极型RAM 的存取速度快。的存取速度快。 第九章 时序逻辑电路 只读存储器（ROM） 9.5.2 9.5 存储器 ROM 是一种只能读出事先所存数据的固态半导体存储器。其是一种只能读出事先所存数据的固态半导体存储器。其 特性是一旦储存资料就无法再将之改变或删除，特性是一旦储存资料就无法再将之改变或删除， 资料也不会因资料也不会因 为电源关闭而消失。为电源关闭而消失。ROM 所存数据，所存数据， 一

21、般是装入计算机前事一般是装入计算机前事 先写好的，先写好的， 计算机工作过程中只能读出，计算机工作过程中只能读出， 而不像随机存储器而不像随机存储器 那样能快速地、方便地加以改写。那样能快速地、方便地加以改写。 第九章 时序逻辑电路 9.6 可编程逻辑器件 第九章 时序逻辑电路 CPLD 器件 9.6.1 9.6 可编程逻辑器件 CPLD 是从是从PAL 和和GAL 器件发展出来的器件，器件发展出来的器件， 相对而言规模相对而言规模 大，大， 结构复杂，结构复杂， 属于大规模集成电路范围。它具有编程灵活、属于大规模集成电路范围。它具有编程灵活、 集成度高、设计开发周期短、适用范围宽、开发工具先

22、进、设集成度高、设计开发周期短、适用范围宽、开发工具先进、设 计制造成本低、对设计者的硬件经验要求低、标准产品无须测计制造成本低、对设计者的硬件经验要求低、标准产品无须测 试、保密性强、价格大众化等特点试、保密性强、价格大众化等特点 第九章 时序逻辑电路 FPGA 器件 9.6.2 9.6 可编程逻辑器件 FPGA 是在是在PAL 、GAL 、CPLD 等可编程器件的基础上进一等可编程器件的基础上进一 步发展的产物。它是作为专用集成电路（步发展的产物。它是作为专用集成电路（ASIC） 领域中的一领域中的一 种半定制电路而出现的，种半定制电路而出现的， 既解决了定制电路的不足，既解决了定制电路的不足， 又克服又克服 了原有可编程器件门电路数有限的缺点。了原有可编程器件门电路数有限的缺点。 FPGA 采用高速采用高速CMOS 工艺，工艺， 功耗低，功耗低， 可以与可以与CMOS 、TTL 电平兼容，电平兼容， 内部有丰富的触发器和内部有丰富的触发器和IO 引脚，引脚， 况且况且FPGA 是是 ASIC 电路中设计周期短、开发费用低、风险小的器件。可以电路中设计周期短、