基于FPGA硬件电路设计

1、浅谈基于浅谈基于FPGA的电路设计的电路设计报告人：吴爱平报告人：吴爱平2005/11/13lVHDL电路设计技术电路设计技术 国防工业出版社国防工业出版社lCPLD系统设计技术入门与应用系统设计技术入门与应用 电子工业出版社电子工业出版社l基于基于FPGA的嵌入式系统设计的嵌入式系统设计 西电出版西电出版lAltera FPGA/CPLD设计设计(基础篇基础篇) EDA先锋工作室先锋工作室l网站：网站： WWW.PLD.COM.CN WWW.EDACN.NET WWW.ALTERA.COMlFPGA概述概述l设计过程设计过程l注意事项注意事项如果你打算如果你打算5年成为高手，你可能年成为高手

2、，你可能2-3年就可以达到；年就可以达到；如果你打算如果你打算1年成为高手，你可能年成为高手，你可能5年达不到。年达不到。 -梁肇新梁肇新汇报结束，敬请批评指正！汇报结束，敬请批评指正！l可编程器件发展历程及现状可编程器件发展历程及现状l内部结构及实现原理内部结构及实现原理l开发平台开发平台l硬件开发语言硬件开发语言可编程逻辑器件的发展历程可编程逻辑器件的发展历程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SoPC2000年年 FPGA（Fie

3、ld Programmable Gates Array） CPLD （Complex Programmable Logic Device）全球最主要的可编程逻辑器件厂商全球最主要的可编程逻辑器件厂商AlteraXilinxLattice2005年第1季度（13月）结算 公司名称公司名称 销售额销售额 每股净盈亏每股净盈亏 （美元） （美元） 与上年同期相比 GAAP （含相当） Pro Forma Xilinx, Inc. 3亿9100万 -3 0.19 Altera Corp. 2亿6480万 9 0.17 Lattice Semiconductor Corp. 5130万 -13 -0.1

4、0 -0.06 Actel Corp. 4400万 4 0.06 0.08 QuickLogic Corp. 1250万 21 0.03 0.03 主要PLD/FPGA厂商2005年一季度销售额和盈利状况表 早期器件：早期器件：FLEX10 K LC84 TC144 BC356 FLEX10KA TC100 BC356 ACEX1K 1K10 1K30 1K50 MAX7000 EPM7128主流器件：主流器件： MAX II EPM240 570 1270 Cyclone EP1C3 4 6 12 20 Stratix EP1S10 20 25 30 下一代器件：下一代器件： Cyclone

5、II EP2C5 8 20 35 50 70 Stratix II EP2S15 30 60 90 130早期器件：早期器件：XC3000 XC4000 XC9500 XC9536，XC9572，XC95144 主流器件：主流器件：XC9500XL XC9536XL,72XL Spartan 3/3L XC3S50,200,400 Virtex II XC2V40,80,250下一代器件：下一代器件：Spartan 3E XC3S100E,250E Virtex-4 LX 4VLX15,25,40,60 SX 4VSX25,35,55 FX 4VFX12早期器件：早期器件：isp1000/20

6、00/5000/8000 ispLSI1016,1024,1032,1048主流器件：主流器件：ispMACH4000 V/B/Z ispMACH4032V,64V,128V,256V ispMACH4032B,64B,128B,256B ispMACH4032Z,64Z,128Z,256Z Lattice EC/ECP EC1,EC3,EC6/ECP6,EC15/ECP15ALTERA公司公司 骏龙骏龙(Cytech) 艾睿艾睿(Arrow)时代益华时代益华(Achieva)富昌富昌(Future)文晔文晔(Wintech)XiLinx公司公司 盈丰盈丰（ Insight）和安富利）和安富利

7、（AVNET ）Lattice公司公司 金龙电子金龙电子 威建实业威建实业 彦阳科技彦阳科技输入缓冲电路与阵列或阵列输出缓冲电路输入输出基本基本PLD器件的原理结构图器件的原理结构图 兰兰 色：逻辑阵列块色：逻辑阵列块 红色：连线资源红色：连线资源 黄色：输入输出块黄色：输入输出块 l基于乘积项基于乘积项(Product-Term)l基于查找表基于查找表(Look-Up-Table) l结构不同结构不同l工艺不同工艺不同l集成度集成度l掉电情况掉电情况l配置电路配置电路lTpd时间时间lPOR时间时间 Altera公司公司 MAX PLUS II QUARTUS II开发工具开发工具 Xili

8、nx公司公司 Foundation ISE Lattice公司公司 ispLEVER ispDesignEXPERNT lModleSimlActive HDLlSynplify/ Synplify ProlDebussylIP CorelSOPC BuilderlDSP BuilderlABELlAHDLlVerilog lVHDLlsystemC和和Handle-C 这是一种早期的硬件描述语言。支持逻这是一种早期的硬件描述语言。支持逻辑电路的多种表达形式，其中包括逻辑方程，辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。真值表和状态图。 ABEL语言从早期可编程语言从早期可编程逻辑

9、器件（逻辑器件（PLD）的设计中发展而来的设计中发展而来ABEL-HDL被广泛用于各种可编程逻辑器件的逻辑被广泛用于各种可编程逻辑器件的逻辑功能设计。功能设计。 如如GAL GAL 、LatticeispEXPERT,XilinxLatticeispEXPERT,Xilinx的的FOUNDATIONFOUNDATION和和WEBPACKWEBPACK等等EDAEDA软件中。从长远软件中。从长远来看，来看，ABEL-HDLABEL-HDL只会在较小的范围内继续存只会在较小的范围内继续存在。在。 ALTERA公司发明的公司发明的HDL,特点是非常特点是非常易学易用，学过高级语言的人可以在很短易学易

10、用，学过高级语言的人可以在很短的时间（如几周）内掌握的时间（如几周）内掌握AHDL。 缺点缺点 ：移植性不好，通常只用于：移植性不好，通常只用于ALTERA自己的开发系统。自己的开发系统。 Verilog HDLVerilog HDL就是在应用最广泛的就是在应用最广泛的C C语言的基础语言的基础上发展起来的一种件描述语言。上发展起来的一种件描述语言。19901990年年CADENCECADENCE公司公司公开发表了公开发表了Verilog HDL,Verilog HDL,并成立并成立LVILVI组织以促进组织以促进Verilog HDLVerilog HDL成为成为IEEEIEEE标准，即标准

11、，即IEEE Standard IEEE Standard 1364-19951364-1995。特点：特点： 1、语法自由、语法自由 2、国内资料相对较少、国内资料相对较少 3、IC设计中，设计中，90%的公司使用的公司使用 4、可以利用、可以利用EDA工具进行逻辑综合和优化工具进行逻辑综合和优化 全称：全称： Very-High-Speed Integrated Circuit Very-High-Speed Integrated Circuit HardwareDescription LanguageHardwareDescription Language 诞生于诞生于19821982年

12、。年。19871987年底，年底，VHDLVHDL被被IEEEIEEE和美国国和美国国防部确认为标准硬件描述语言防部确认为标准硬件描述语言 。 有有IEEE-1076IEEE-1076和和IEEEIEEE标准的标准的1076-19931076-1993版本。版本。 特点：特点： 1 1、发展较早，语法严格发展较早，语法严格 2、可以利用可以利用EDA工具进行逻辑综合和优化工具进行逻辑综合和优化 3、VHDL丰富的仿真语句和库函数丰富的仿真语句和库函数l软件设计软件设计 下载板下载板(线线)的制作的制作l硬件设计硬件设计 用户板的制作用户板的制作设计输入设计输入逻辑综合逻辑综合布局布线布局布线下

13、载调试下载调试约束文件约束文件功能仿真功能仿真时序仿真时序仿真STEP1：建立 工作库文件夹STEP2：输入设计项目VHDL文本代码STEP3：存盘，注意 文本取名STEP4：将设计项目设置成ProjectSTEP5：选择目标器件 STEP11： 硬件测试STEP9：引脚锁定并编译STEP8：仿真测 试和波形分析STEP7：建立仿真波形文件STEP6：启动编译STEP10：编程 下载/配置 Step1 建立工作库文件夹建立工作库文件夹为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！Step2 编辑输入并保存编辑输入并保存VHDL源文件源文件新建一个设计文件使用文

14、本输入方法设计，必须选择打开文本编辑器Step3 Step3 在文本编辑窗中输入在文本编辑窗中输入VHDLVHDL文件及存盘文件及存盘 建立文本编辑器对话框建立文本编辑器对话框文本编辑窗用键盘输入设计文件：多路选择器存盘文件名必须取为：mux21a.vhd注意，要存在自己建立的文件夹中文件存盘后，关键词将改变颜色！否则文件名一定有错！Step4 将当前设计设定为工程将当前设计设定为工程首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径指向的改变注意，此路径指向当前的工程！首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，

15、首先消去这里的勾，以便使所有速度级别的器件都能显示出来Step5 选目标器件选择编译器编译窗Step6 编译及纠错 选择选择VHDL文本编译版本号和排错文本编译版本号和排错选择此项选择VHDL1993项选择此项消去这里的勾编译出错！ 确定设计文件中的错误确定设计文件中的错误打开错误提示窗错误所在错误所在改正错误完成编译！完成编译！首先选择此项，为仿真测试新建一个文件Step7 建立波形文件建立波形文件选择波形编辑器文件从从SNF文件中文件中输入设计文件输入设计文件的信号节点的信号节点点击点击“LIST”SNF文件中文件中的信号节点的信号节点用此键选择左窗用此键选择左窗中需要的信号中需要的信号进

16、入右窗进入右窗最后点击最后点击“OK”消去这里的勾，消去这里的勾，以便方便设置以便方便设置输入电平输入电平在在Options菜单中消去网格对齐菜单中消去网格对齐Snap to Grid的选择的选择(消去对勾消去对勾) 选择选择END TIME调整仿真时间调整仿真时间区域。区域。选择选择65微秒微秒比较合适比较合适用此键改变仿真用此键改变仿真区域坐标到合适区域坐标到合适位置。位置。点击点击1，使拖黑，使拖黑的电平为高电平的电平为高电平先点击先点击b，将其将其点为黑色点为黑色然后先点击此处然后先点击此处将弹出时钟周期将弹出时钟周期设置窗设置窗设置输入信号设置输入信号b的周期为的周期为800ns设置

17、输入信号设置输入信号a的周期为的周期为2us仿真波形文件仿真波形文件存盘！存盘！选择仿真器选择仿真器运行仿真器运行仿真器Step8 时序仿真时序仿真 mux21a仿真波形仿真波形选择引脚选择引脚锁定选项锁定选项引脚窗引脚窗Step9 引脚锁定及再编译此处输入此处输入信号名信号名此处输入此处输入引脚名引脚名按键按键“ADD”即可即可注意引脚属性注意引脚属性错误引脚名将错误引脚名将无正确属性！无正确属性！再编译一次，再编译一次，将引脚信息将引脚信息进去进去选择编程器，选择编程器，准备将设计准备将设计好的半加器好的半加器文件下载到目文件下载到目器件中去器件中去编程窗编程窗Step10 编程下载编程下

18、载/配置配置在编程窗打开在编程窗打开的情况下选择的情况下选择下载方式设置下载方式设置选择此项下选择此项下载方式载方式下载（配置）下载（配置）成功！成功！l选择配置模式选择配置模式lFPGA芯片库的制作芯片库的制作lFPGA外围电路的制作外围电路的制作l软件设计软件设计l硬件设计硬件设计l合理规划设计实体合理规划设计实体l进程中敏感信号的选取进程中敏感信号的选取l避免使用避免使用latchl双向电路的输出控制双向电路的输出控制l多看多看RTL门级电路门级电路l多用逻辑锁定多用逻辑锁定l多用同步电路，少用异步电路多用同步电路，少用异步电路l多用全局时钟，少用门控时钟多用全局时钟，少用门控时钟BCDAl下载配置方式的选取下载配置方式的选取l供电电压供电电压 VCCINT VCCIOl电源的滤波电源的滤波lPin to pin 兼容原则兼容原则l空闲空闲I/O的处理的处理l时钟的走线时钟的走线l输出调试信号输出调试信号l器件选取器