集成电路设计练习题

1、精品集成电路设计练习题 20091、说明一个半导体集成电路成本的组成。2、简述 CMOS 工艺流程。简述 CMOS 集成电路制造的过程中需要重复进行的工艺步骤。3、描述你对集成电路工艺的认识。列举几种集成电路典型工艺。工艺上常提到0.25,0.18 指的是什么？简述 CMOS 工艺技术的发展趋势。4、你知道的集成电路设计的表达方式有哪几种？5、现有一用户需要一种集成电路产品， 要求该产品能够实现如下功能：y=lnx其中，x为4位二进 制整数输入信号。 y 为二进制小数输出， 要求保留两位小数。电源电压为 35v 假设公司接到该项 目后，交由你来负责该产品的设计，试讨论该产品的设计全程。6、请谈

2、谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？7、描述你对集成电路设计流程的认识。8、集成电路前端设计流程，后端设计流程，相关的工具。9、从 RTL synthesis 到 tape out 之间的设计 flow ，并列出其中各步使用的 tool.10、简述 FPGA 等可编程逻辑器件设计流程。11、简述半定制数字电路的设计流程。12、简要说明并比较数字集成电路几种不同的实现方法。13、什么是集成电路的设计规则。14、同步电路和异步电路的区别是什么？15、画出 CMOS 电路的晶体管级电路图，实现 Y=AB+C(D+E)16、 在CMOS电路中，要有一个单管作为开关管

3、精确传递模拟低电平， 这个单管你会用P管还是N 管，为什么？17、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？18、名词解释： VLSI, CMOS, EDA, VHDL, DRC, LVS, DFT, STA19、画出 CMOS 与非门的电路，并画出波形图简述其功能。20、latch 与 register 的区别，为什么现在多用 register 。行为级描述中 latch 如何产生的。21、FPGA和ASIC的概念，他们的区别。22、Please explain how we describe the resistance in semiconductor.

4、Compare theresistance of a metal, poly and diffusion in traditional CMOS process.（威盛笔试题 circuitdesign-beijing-03.11.09 ）23、Please show the CMOS inverter schematic, layout and its cross section with P-well process. Plot its transfer curve （Vout-Vin）. And also explain the operation region of PMOS and

5、NMOS for each segment of the transfer curve?24、Please draw the transistor level schematic of a CMOS 2 input AND gate and explain which input has faster response for output rising edge.（less delay time） 。25、To design a CMOS inverter with balance rise and fall time, please define the ration of channel

6、 width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？27、画出 CMOS 晶体管的 CROSS-OVER 图（应该是纵剖面图） ，给出所有可能的传输特性和转移 特性。 （ Infineon 笔试试题）28、目前集成电路产业发展到 IP/Soc 阶段，你是怎么理解 IP 复用技术的？29、 可编程逻辑器件在现代电子设计中越来越重要，请问：a）你所知道的可编程逻辑器件有哪些？b）试用VHDL或VERILOG描述8位D触发器逻辑。30、评价数字集成电路设计质量的指标有哪些？他们分别用什么来表示（或衡量）？31、

7、你认为目前数字集成电路设计中亟待解决的问题有哪些？为什么？32、MOSFET 本征寄生电容的来源是什么。计算一个具有以下参数的 NMOS 管零偏置时所有相关 电容的值。33、特征尺寸的不断缩小对 MOS 管的工作特点和性质以及间接的对数字电路设计指标等有什么影 响。34、工艺尺寸的缩小对互连线有什么影响？ 35、集成电路的导线引哪些寄生参数效应，他们对电路的特性有什么影响？36、叙述静态 CMOS 的重要特性。37、降低电源电压对 CMOS 管稳定性有何影响。38、推导反相器一阶传播延时的表达式（一阶分析） ，说明减小一个门的传播延时的方法。39、讨论晶体管尺寸与能耗之间的关系。40、对于由

8、N 个反相器组成的具有固定输入和输出电容的反相器链， 为使通过反相器链的延时最小， 如何确定反向器链的尺寸及级数。41、CMOS 电路的功耗与哪些因素有关，如何降低电路的功耗？42、如何降低大扇入电路的延时？43、逻辑门的动态功耗可以通过减小它的实际电容和开关活动性来降低，降低开关活动性的设计技 术有哪些？44、动态逻辑门有哪些特性？45、时序逻辑电路（锁存器和寄存器）有静态和动态两类，试对这两类电路进行比较。46、流水线是优化时序电路的一种重要方法， NORA-CMOS 逻辑形式的流水线结构有哪些特性。47、一般数字信号处理器由哪些模块构成，对各模块进行简要说明。48、说明模拟和验证的区别。

9、49、什么是 Setup 和 Holdup 时间？ setup 和 holdup 时间，区别50、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。51、解释 setup 和 hold time violation ，画图说明，并说明解决办法。52、如何解决亚稳态。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的 输出电平可以沿信号通道上的各个触发器级联式传播下去。- 可编

10、辑 -精品53、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问触发器D2的建立时间T3和保持时间应满足什么条件。54、给出某个一般时序电路的图， 有Tsetup, Tdelay, Tck-q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。55、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出 依赖于关键路径。56、CMOS单元负载较大的电容时，只有提高W，这样会使W*L增加，相对前级又时一个大电容,如何解决这一矛盾？57、在设计数字处理器IC时可采用哪些方法或技

11、术以降低数据通路部分的功耗。58、为什么数字处理器IC中数据通路常常组织成位片式结构？59、数字处理器IC中加法器对计算结构的性能有重要的影响，为提高多位二进制加法器的运算速度，可以采用哪些方法或技术？60、如图，已知时序参数：寄存器最小延时（tc-q,cd ）和最大传播延时（tc-q），寄存器的建 立时间（tsetup ）和保持时间（thold ），组合逻 辑的最小延时（tlogic,cd ）和最大延时（tlogic）， 时钟CLK1和CLK2上升沿相对于全局参考时钟的 位置tclk1和tclk2。时钟偏差（S）和时钟抖动（InR1D QA_ /Combinational ,Logic丿R2D Q 人CLK八 tcLK1山 tcLK2寿足tc-qtlogictc - q,