数电课程设计报告(数字钟)Auto翁璇

1、数字电子技术课程设计报告 数字钟学院：自动化科学与工程学院班级：2012级自动化1班姓名：翁璇学号：201230642385目录数字电子技术课程设计报告1一、设计题目要求及基本内容31.1设计目的31.2设计任务3二、设计方案42.1设计原理及框图 42.2基本设计思路4三、单元电路设计与原理说明43.1脉冲源电路的设计43.2分频器电路设计63.3 时，分、秒电路的设计73.3.1分、秒电路的设计73.3.2时电路的设计93.3.3时间计数电路的连接103.3分，时校正电路103.4闹钟控制电路113.4.1数据比较电路113.4.2数据设定电路113.4.3闹钟时间控制电路123.5译码驱

2、动电路12四、整机电路及仿真波形14五、电路调试简述及故障分析15六、心得体会15题目：数字电子钟设计一、 设计题目要求及基本内容1.1设计目的数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。此次设计与制作数字电子钟的目的是让学生在了解数字钟的原理的前提下，运用学过的数电知识设计并制作数字钟，而且通过数字钟的制作进一步了解各种常用数字器件作用及其使用方法。由于数字电子钟包括组合逻辑电路、时序电路和脉冲电路，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，从而实现理论与实践相结合。1.2设计任务时间以24小时为一个周期；显示时、分、秒；有校时功能，可

3、以分别对时及分进行单独校时，使其校正到标准时间；闹铃功能，当到达预设时间进行蜂鸣提示二、设计方案2.1设计原理及框图2.2基本设计思路要想构成数字钟，首先应选择一个脉冲源能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得

4、注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般采用自动快速调整和手动调整, “自动快速调整”可利用分频器输出的不同频率的脉冲使显示时间自动迅速调整时间。“手动调整”可利用手动的节拍调准显示时间。三、 单元电路设计与原理说明3.1脉冲源电路的设计它是数字电子钟的核心部分，它的精度和稳定度决定于数字中的质量.通常晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。先用555多谐振荡器与RC电路组成1kHz脉冲发生源。（下图3.1为基于Multisim7搭建的脉冲源电路）图3.1 脉冲源电路参数：R1=5.1k，C1=0.1uf，C2=0.01uf，Rw=10k，脉冲源电路产

5、生1kHz方波的参数选择依据：由f=1kHz，f=1/（Rw+2R1）*0.7可得：Rw+2R1=14.28，由R1选定为5.1k，故可得Rw=40k=10k*41%对555振荡器电路输出波形进行仿真，可知，T2-T1=1.004ms，故输出脉冲周期为1ms，输出频率为1kHz。3.2分频器电路设计由于振荡器产生的频率很高，要得到1Hz秒脉冲需要进行分频。555定时器与RC电路组合产生1KHz脉冲，可采用74ls90组成分频电路，得到1Hz秒脉冲。74160功能：十进制计数器 由74160组成的分频器电路如图图3.2 分频器电路在quartus2上对分频器电路进行仿真得到如下波形：输入输出仿真

6、时，输入信号周期为1us，仿真得出的信号周期为1ms（图中对波进行了适当的缩放）。3.3 时，分、秒电路的设计3.3.1分、秒电路的设计分，秒电路采用60进制计数，可采用74LS160与与非门组成60进制计数器。将第一片74LS160做为十进制计数器，将第一片的进位脉冲作为第二片的时钟脉冲信号，当个位计到1001时，在下一个脉冲到达后，个位将进位脉冲输出给十位，十位进位输出为0001。第二片采用同步置零法将其设计为6进制计数器。两片组合共同组成60进制计数器。74160的功能表如表1所示。由表1可知，74160具有以下功能：异步清零当（CLR）=0时，不管其他输入端的状态如何（包括时钟信号CP

7、 ），计数器输出将被直接置零，称为异步清零。 同步并行预置数在=1的条件下，当(LOAD)=0、且有时钟脉冲CP 的上升沿作用时，D0、D1、D2、D3 输入端的数据将分别被Q0Q3所接收。由于这个置数操作要与CP 上升沿同步，且D0、D1、D2、D3的数据同时置入计数器，所以称为同步并行置数。 保持在=1的条件下,当ENT=ENP=0,即两个计数使能端中有0时,不管有无CP 脉冲作用，计数器都将保持原有状态不变(停止计数)。需要说明的是，当ENP=0, ENT=1时，进位输出C也保持不变；而当ENT=0时，不管ENP状态如何，进位输出RCO=0。 计数当=ENP=ENT=1时，74160处于

8、计数状态,电路从0000状态开始，连续输入10个计数脉冲，电路将从1001状态返回到0000状态，RCO端从高电平跳变低电平。可以利用RCO端输出的高电平或下降沿作为进位输出信号。表1 74160的功能表输入输出CP P T D0 D1 D2 D3Q0 Q1 Q2 Q3× 0 × × × × × × × 0 0 0 0 1 0 × × a b c da b c d× 1 1 0 1 × × × ×保持× 1 1 × 0 

9、15; × × ×保持(C=0) 1 1 1 1 × × × ×计数分、秒电路如图3.3图3.3 分、秒电路对60进制计数器进行仿真，得到如下波形：3.3.2时电路的设计时的计数要求为24进制。同样可选用两片74LS160采用同步置零法接成24进制计数器。时计数电路如图：图3.4 时计数电路对时电路进行仿真得到如下波形：3.3.3时间计数电路的连接图3.5时间计数电路的连接3.3 分，时校正电路在刚接通电源或者时钟走时出现误差时，则需要进行时间的校准。置开关在手动位置，分别对时、分、秒进行单独计数，计数脉冲由单次脉冲或连续脉

10、冲输入。校时电路如图1.12所示为校时电路。由与非门和二个开关组成，实现对“时”、“分”的校准。校正电路如图：图3.6 校正电路图中的input为实际中开关与电阻电容组合产生的校正脉冲的输入。原理图：图3.7校正电路原理图当S1按下时对分进行校正，当S2按下时对时进行校正。为了防止开关按下时产生抖动，可接入一个由SR触发器产生的防抖动电路。3.4闹钟控制电路3.4.1数据比较电路数据比较电路主要是将设置好的闹钟数字与时钟当前的数字进行比较，执行该功能的芯片采用74LS85数据比较器。分个位，分十位，时个位，时十位均有一个对应的数据比较器，四个数据比较器组成十六位的数据比较器，对十六位数字进行比

11、较，最终输出控制信号。只有当时钟的数字与设定的数字相同时，数据比较电路的最终输出才为“1”，否则输出“0”。3.4.2数据设定电路在闹钟控制电路中还需要对我们的闹钟时间进行设定。执行该功能的芯片选用74LS194四位双向移位寄存器。74LS194能实现并行输入和并行输出。 有四种操作方式：同步并行寄存，右移，左移，不动。 电路中，将74LS194的清零端接地，控制端“S1”，“S2”接开关输入“inbutton”，当开关“inbutton”按下时“S1，S2”同时接低电平，寄存器中的数据全被清零。当要设置闹钟时间时，可用校时电路将时钟调至要设置的时间，然后将开关“inbutton”打至高电平使

12、寄存器将数据保存起来，且开关一直保持在高电平状态。当下一次时钟走到该时刻时，闹钟会响起。3.4.3闹钟时间控制电路在闹钟时间控制上，我们需要让闹钟响30秒后停止。在这个控制电路上依然选用74LS85数据比较器。数据比较器的输入端接秒的十位，预置的比较数据为3。最后将“y<=30”和“y=30”的输出端通过或非端输出。当秒的十位大于3也即是时间大于30秒时，输出低电平信号。闹钟最终将比较器输出信号，闹钟开启开关“keynao”，30秒控制输出信号通过与门连接，当三者信号输出信号为一时，闹钟电路的输出才为1，闹钟才响。图3.8 闹钟控制电路：3.5译码驱动电路译码驱动电路将计数器输出的842

13、1BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。本设计采用CD 4511译码器和共阴数码管。七段译码及驱动功能的CMOS电路能提供较大的拉电流。可直接驱动共阴LED数码管。译码驱动显示电路如图3.9。图3.9 译码驱动显示电路附：CD4511引脚及功能图3.10 CD4511引脚图A0A3：二进制数据输入端/BI：输出消隐控制端LE：数据锁定控制端/LT：灯测试端YaYg：数据输出端VDD：电源正VSS：电源负在quartus2中对单个CD4511译码器的输出进行仿真，得到如下波形：前四个为译码器输入，后七个为输出。由波形图可知，译码器将BCD码转化为数码管驱动码。四、 整机电路及仿真波形图4.1 整机电路图4.2 整机电路仿真波形五、 电路调试简述及故障分析在去实验室进行实际电路调试之前，先在自己的电脑的中对自己设计的电路进行波形仿真，仿真的过程顺利，得到的波形正常。在实际电路的调试过程中，却出现了数码管显示出现乱码