嵌入式系统及应用——基于ARM的嵌入式系统外网硬件设计

1、1 电子与信息工程系第三章第三章基于基于ARMARM的嵌入式系统的嵌入式系统外围硬件设计外围硬件设计2 电子与信息工程系核心内容核心内容 嵌入式处理器系统硬件设计嵌入式处理器系统硬件设计 嵌入式存储器系统设计嵌入式存储器系统设计 外围通讯接口设计外围通讯接口设计 3 电子与信息工程系3.1 3.1 嵌入式处理器系统硬件设计嵌入式处理器系统硬件设计芯片选型原则芯片选型原则 电源模块设计电源模块设计 时钟模块设计时钟模块设计 复位电路设计复位电路设计 4 电子与信息工程系一、芯片选型原则一、芯片选型原则 ARMARM微处理器内核的选择微处理器内核的选择系统的工作频率系统的工作频率 芯片内存储器的容

2、量芯片内存储器的容量 片内外围电路的选择片内外围电路的选择 5 电子与信息工程系二、电源模块设计二、电源模块设计 S3C2410XS3C2410X的电源引脚主要有：的电源引脚主要有：VDDaliveVDDalive引脚给处理器复位模块和端口寄存器提供引脚给处理器复位模块和端口寄存器提供1.8V1.8V电压；电压；VDDiVDDi和和VDDiarmVDDiarm为处理器内核提供为处理器内核提供1.8V1.8V电压；电压；VDDi_MPLLVDDi_MPLL为为MPLLMPLL提供提供1.8V1.8V模拟电源和数字电源；模拟电源和数字电源；VDDi_UPLLVDDi_UPLL为为UPLLUPLL提

3、供提供1.8V1.8V模拟电源和数字电源；模拟电源和数字电源；VDDOPVDDOP和和VDDMOPVDDMOP分别为处理器端口和处理器存储器端口提分别为处理器端口和处理器存储器端口提供供3.3V3.3V电压；电压；VDDA_ADCVDDA_ADC为处理器内的为处理器内的ADCADC系统提供系统提供3.3V3.3V电压；电压；VDDRTCVDDRTC为时钟电路提供为时钟电路提供1.8V1.8V电压，该电压在系统掉电后电压，该电压在系统掉电后仍需维持。仍需维持。6 电子与信息工程系7 电子与信息工程系三、时钟模块设计三、时钟模块设计 时钟管理模块时钟管理模块 时钟管理模块为各个外围模块提供时钟，在

4、不使用某个单元时钟管理模块为各个外围模块提供时钟，在不使用某个单元时关闭其时钟以降低功耗。时关闭其时钟以降低功耗。 主时钟来源可以使用外部的晶振或外部时钟。主时钟来源可以使用外部的晶振或外部时钟。 时钟发生器有一个振荡器（振荡放大）连接到外部的晶体上。时钟发生器有一个振荡器（振荡放大）连接到外部的晶体上。 ARMARM微处理器内核中有一个可控频率的时钟源微处理器内核中有一个可控频率的时钟源PLLPLL把低频振荡把低频振荡器的输出作为自己的输入，产生所需的高频信号。器的输出作为自己的输入，产生所需的高频信号。 时钟发生模块有一个逻辑电路，用来在复位后或各种模式下时钟发生模块有一个逻辑电路，用来在

5、复位后或各种模式下产生稳定的时钟频率。其他的时钟均来自核内部的产生稳定的时钟频率。其他的时钟均来自核内部的PLLPLL。8 电子与信息工程系晶振电路设计晶振电路设计 S3C2410XS3C2410X的时钟模式的时钟模式 OM3OM2S10-5S10-4S10-1时钟模式时钟模式00ONONONMPLL:晶振 UPLL:晶振01ONOFFOFFMPLL:晶振 UPLL:时钟10OFFONOFFMPLL:时钟 UPLL:晶振11OFFOFFOFFMPLL:时钟 UPLL:时钟9 电子与信息工程系外部晶振电路外部晶振电路 10 电子与信息工程系四、复位电路设计四、复位电路设计 硬件复位（硬件复位（R

6、ESET RESET 引脚）引脚）WatchdogWatchdog软件复位软件复位11 电子与信息工程系系统复位电路 12 电子与信息工程系3.2 3.2 嵌入式存储器系统设计嵌入式存储器系统设计 FlashFlash接口电路设计接口电路设计 SDRAMSDRAM接口电路设计接口电路设计 13 电子与信息工程系存储器的分类存储器的分类在复杂的嵌入式系统中，存储器系统的组织结构在复杂的嵌入式系统中，存储器系统的组织结构按作用可以划分为按作用可以划分为4 4级：寄存器、级：寄存器、cachecache、主存储器、主存储器和辅助存储器，如下图所示。当然，对于简单的嵌和辅助存储器，如下图所示。当然，对

7、于简单的嵌入式系统来说，没有必要把存储器系统设计成入式系统来说，没有必要把存储器系统设计成4 4级，级，最简单的只需寄存器和主存储器即可。最简单的只需寄存器和主存储器即可。辅助存储器辅助存储器主存储器主存储器cachecache寄存器寄存器14 电子与信息工程系概述概述 嵌入式系统的存储结构嵌入式系统的存储结构嵌入式嵌入式微处理器微处理器Cache片内片内RAM和和ROM主存：主存：Nor Flash、SRAM、DRAM等等外存：外存：NandFlash、DOC、CF、SD、MMC等等15 电子与信息工程系概述概述高速缓存高速缓存Cache高速缓冲存储器中存放的是当前使用得最多的高速缓冲存储器

8、中存放的是当前使用得最多的程序代码和数据，即主存中部分内容的副本。程序代码和数据，即主存中部分内容的副本。在嵌入式系统中在嵌入式系统中Cache全部都集成在嵌入式微全部都集成在嵌入式微处理器内。处理器内。可分为数据可分为数据Cache、指令、指令Cache或混合或混合Cache。不同的处理器其不同的处理器其Cache的大小不一样。的大小不一样。一般一般32位的嵌入式微处理器都内置位的嵌入式微处理器都内置Cache。16 电子与信息工程系概述概述CacheCache命中命中：CPU每次读取主存时，每次读取主存时，Cache控制器都要检查控制器都要检查CPU送出的地址，判断送出的地址，判断CPU要

9、读取的数据是否在要读取的数据是否在Cache中，如果在就称中，如果在就称为命中。为命中。CacheCache未命中未命中：读取的数据不在读取的数据不在Cache中，中，则对主存储器进行操作，并将有关内容置入则对主存储器进行操作，并将有关内容置入Cache。写入方法写入方法：通写（通写（Write ThroughWrite Through）：写写Cache时，时，Cache与与对应内存内容同步更新。对应内存内容同步更新。回写（回写（Write BackWrite Back）：）：写写Cache时，只有写入时，只有写入Cache内容移出时才更新对应内存内容。内容移出时才更新对应内存内容。17 电子

10、与信息工程系CPU地址地址索引索引机构机构置换控制器置换控制器高速缓冲高速缓冲存储器存储器主主存存段（页）段（页）地址地址高位地址高位地址低位地址低位地址地址总线地址总线数据总线数据总线 Cache结构框图结构框图18 电子与信息工程系概述概述主存主存 主存是处理器能直接访问的存储器，用来存主存是处理器能直接访问的存储器，用来存放系统和用户的程序和数据。放系统和用户的程序和数据。嵌入式系统的主存可位于嵌入式系统的主存可位于SoC内和内和SoC外，外，片内存储器存储容量小、速度快，片外存储片内存储器存储容量小、速度快，片外存储器容量大。器容量大。可以做主存的存储器有：可以做主存的存储器有：ROM

11、类：类：Nor Flash、EPROM、E2PROM、PROM等等RAM类：类：SRAM、DRAM、SDRAM等等19 电子与信息工程系概述概述静态随机存取存储器（静态随机存取存储器（SRAM）存储信息：六管基本存储电路存储信息：六管基本存储电路典型芯片规格：典型芯片规格：2114（1KX4） 6116（2KX8） 6264（8KX8）62128（16KX8）62256（32KX8）A5A0A2A1CS-1921141810VCCA9I/O1A6A4A3A7A8I/O2I/O3WE- 符 号引脚名 A0A9地址输入 I/01I/04数据输入/输出 CS-片选 WE-写允许VCC、GND电源、地

12、20 电子与信息工程系概述概述动态随机存取存储器（动态随机存取存储器（DRAM）存储信息的基本单元（存储信息的基本单元（1位）电路可采用位）电路可采用4管、管、3管和单管电路管和单管电路需要不断刷新（为维持动态存储单元所存储的信需要不断刷新（为维持动态存储单元所存储的信息，必须设法使信息再生，这即所谓的刷新）息，必须设法使信息再生，这即所谓的刷新）与与SRAM不同的是：为节省外部引脚，同样容量不同的是：为节省外部引脚，同样容量的的DRAM外部地址线引脚是外部地址线引脚是SRAM一半一半DRAM采用行采用行/列地址选通，将地址通过内部分列地址选通，将地址通过内部分成两路成两路DRAM控制器：解决

13、刷新和多路控制器：解决刷新和多路21 电子与信息工程系动态随机存储器的接口动态随机存储器的接口 DRAMDRAM中的存储单元内容在通电状态下随着时间的推移会丢失，中的存储单元内容在通电状态下随着时间的推移会丢失，因而，其存储单元需要定期的刷新。因而，其存储单元需要定期的刷新。CPUCPU与其接口的信号线除与其接口的信号线除了有与了有与SRAMSRAM相同的信号线外，还有相同的信号线外，还有RASRAS（行地址选择）信号线（行地址选择）信号线和和CASCAS（列地址选择）信号线。需要这些信号的原因是可以减（列地址选择）信号线。需要这些信号的原因是可以减少芯片地址引脚数（这样只需要一半地址引脚），

14、并且方便少芯片地址引脚数（这样只需要一半地址引脚），并且方便刷新操作。刷新操作。 22 电子与信息工程系CPU刷刷新新定定时时器器仲裁仲裁电路电路定定 时时发生器发生器刷新地址刷新地址计数器计数器地址地址多路开关多路开关DRAM读读/写写地址总线地址总线地址地址RASCASWRDRAM Controller的逻辑框图的逻辑框图23 电子与信息工程系概述概述SDRAM（Synchronous RAM)CPU和和RAM共享相同的时钟周期，以相共享相同的时钟周期，以相同的速度同步工作同的速度同步工作基于双存储器结构，内含两个交错的存储基于双存储器结构，内含两个交错的存储阵列，读取效率得到成倍提高阵列

15、，读取效率得到成倍提高是是DRAM中速度最快的一种中速度最快的一种24 电子与信息工程系概述概述外存外存 外存是外存是处理器不能直接访问处理器不能直接访问的存储器，用来的存储器，用来存放用户的各种信息，容量大。存放用户的各种信息，容量大。在嵌入式系统中常用的外存有：在嵌入式系统中常用的外存有：NandFlashDOC（Disk On Chip）CF（Compact Flash）SD（Secure Digital）MMC（Multi MediaCard）等）等 25 电子与信息工程系电子盘电子盘电子盘采用电子盘采用半导体芯片半导体芯片来存贮数据，具来存贮数据，具有有体积小体积小、功耗低功耗低和和

16、极强的抗震性极强的抗震性等特等特点。点。在嵌入式系统中普遍采用各种电子盘作在嵌入式系统中普遍采用各种电子盘作为外存。为外存。常用的电子盘有：常用的电子盘有：NandFlash、MMC、SD、Memeory Stick、CF、SM、DOC等。等。 26 电子与信息工程系NandFlashNandFlash是是Flash Memory的一种。的一种。Flash Memory的中文称为快闪存储器或快速擦的中文称为快闪存储器或快速擦写存储器。写存储器。Flash Memory由由Toshiba于于1980年申请专利，年申请专利，并在并在1984年的国际半导体学术会议上首先发表。年的国际半导体学术会议上

17、首先发表。目前在目前在Flash Memory技术上主要发展了两种非技术上主要发展了两种非易失性内存易失性内存 一种叫一种叫NOR（逻辑或）（逻辑或），是，是Intel 于于1988年发明的年发明的 另一种叫另一种叫NAND（逻辑与）（逻辑与）是是Toshiba于于1999年创造年创造的。的。27 电子与信息工程系NandFlashNandFlash可独立成为外存，也可组成其他各可独立成为外存，也可组成其他各种类型的电子盘如种类型的电子盘如USB盘、盘、CF、SD和和MMC存存储卡等。储卡等。NandFlash强调降低每比特的成本，更高的性强调降低每比特的成本，更高的性能，并且像磁盘一样可以通

18、过接口轻松升级。能，并且像磁盘一样可以通过接口轻松升级。NandFlash具有容量大、回写速度快、芯片面具有容量大、回写速度快、芯片面积小等特点，主要用于外存。积小等特点，主要用于外存。NOR Flash具有随机存储速度快、电压低、功具有随机存储速度快、电压低、功耗低、稳定性高等特点，主要用于主存。耗低、稳定性高等特点，主要用于主存。28 电子与信息工程系 NORNAND写入写入/擦除一个块的操擦除一个块的操作时间作时间15s24ms读性能读性能12001500KB600800KB写性能写性能80KB200400KB接口接口/总线总线SRAM接口接口/独立的地独立的地址数据总线址数据总线8位地

19、址位地址/数据数据/控制总线，控制总线，I/O接口复杂接口复杂读取模式读取模式随机读取随机读取串行地存取数据串行地存取数据成本成本较高较高较低，单元尺寸约为较低，单元尺寸约为NOR的一半，的一半，生产过程简单，同样大小的芯片生产过程简单，同样大小的芯片可以做更大的容量可以做更大的容量容量及应用场合容量及应用场合164MB，主要用于，主要用于存储代码存储代码8MB4GB，主要用于存，主要用于存储数据储数据擦写次数擦写次数(耐用性耐用性)约约10万次万次约约100万次万次位交换位交换(bit位反转位反转)少少较多，关键性数据需要错误较多，关键性数据需要错误探测探测/错误更正错误更正(EDC/ECC

20、)算算法法坏块处理坏块处理无，因为坏块故障率少无，因为坏块故障率少随机分布，无法修正随机分布，无法修正29 电子与信息工程系NandFlash：128M X 8 bit 30 电子与信息工程系NandFlash：128M X 8 bit 31 电子与信息工程系NandFlash：128M X 8 bit 32 电子与信息工程系NAND FlashNAND Flash和和NOR FlashNOR Flash比较比较 19881988年，年，IntelIntel首先开发出首先开发出NOR FlashNOR Flash技术；技术； 19891989年，东芝公司发表了年，东芝公司发表了NAND Fla

21、shNAND Flash结构的存储器。结构的存储器。NAND FlashNAND Flash和和NOR FlashNOR Flash比较，有以下特点：比较，有以下特点： NOR FlashNOR Flash的读取速度比的读取速度比NAND FlashNAND Flash稍快一些，稍快一些，NAND NAND FlashFlash的擦除和写入速度比的擦除和写入速度比NOR FlashNOR Flash快很多。快很多。 FlashFlash芯片在写入操作时，需要先进行擦除操作。芯片在写入操作时，需要先进行擦除操作。NAND NAND FlashFlash的擦除单元更小的擦除单元更小, ,因此相应的

22、擦除电路更少。因此相应的擦除电路更少。 33 电子与信息工程系 接口方面它们也有差别，接口方面它们也有差别，NOR FlashNOR Flash带有带有SRAMSRAM接口接口, ,有足够有足够的地址引脚来寻址的地址引脚来寻址, ,可以很容易地存取其内部的每一个字可以很容易地存取其内部的每一个字节，可以像其他节，可以像其他SRAMSRAM存储器那样与微处理器连接；存储器那样与微处理器连接；NAND NAND FlashFlash器件使用复杂的器件使用复杂的I/OI/O口来串行地存取数据口来串行地存取数据, ,各个产品各个产品或厂商的方法还各不相同，因此，与微处理器的接口复杂。或厂商的方法还各不

23、相同，因此，与微处理器的接口复杂。 NAND FlashNAND Flash读和写操作采用读和写操作采用512512字节的块字节的块, ,这一点类似硬盘这一点类似硬盘管理操作管理操作, ,很自然地很自然地, ,基于基于NAND FlashNAND Flash的存储器就可以取代的存储器就可以取代硬盘或其他块设备。硬盘或其他块设备。34 电子与信息工程系存储系统地址分配方法存储系统地址分配方法微处理器与随机存储器接口的信号线一般有：微处理器与随机存储器接口的信号线一般有：片选信号线片选信号线CE CE 用于选中该芯片。若用于选中该芯片。若CE=0CE=0时，该芯片的数据引脚被启时，该芯片的数据引脚

24、被启用；若用；若CE=1CE=1时，该芯片的数据引脚被禁止，对外呈高阻状态。时，该芯片的数据引脚被禁止，对外呈高阻状态。读读/ /写控制信号线写控制信号线 控制芯片数据引脚的传送方向。若是读有效，则数控制芯片数据引脚的传送方向。若是读有效，则数据引脚的方向是向外的，据引脚的方向是向外的，CPUCPU从其存储单元读出数据；若是写有效，则从其存储单元读出数据；若是写有效，则数据引脚的方向是向内的，数据引脚的方向是向内的，CPUCPU向其存储单元写入数据。向其存储单元写入数据。 地址线地址线 用于指明读用于指明读/ /写单元的地址。地址线是多根，应与芯片内部的写单元的地址。地址线是多根，应与芯片内部

25、的存储容量相匹配。存储容量相匹配。 数据线数据线 双向信号线，用于数据交换。数据线上的数据传送方向由双向信号线，用于数据交换。数据线上的数据传送方向由读读/ /写控制信号线控制。写控制信号线控制。 35 电子与信息工程系一个典型的微处理器与一个典型的微处理器与SRAMSRAM存储存储器接口电路如图所示器接口电路如图所示 CPUSRAMCE (片选）读/写地址数据36 电子与信息工程系S3C2410S3C2410的存储系统的存储系统 S3C2410S3C2410芯片采用的是芯片采用的是ARM920TARM920T核，地址核，地址空间总共为空间总共为4GB4GB，其中，其中，1GB1GB地址空间用

26、地址空间用于支持外部存储器的连接，另外的空间于支持外部存储器的连接，另外的空间有一小部分用于有一小部分用于I/OI/O端口或部件的寻址，端口或部件的寻址，其他的地址空间没有用到。其他的地址空间没有用到。 S3C2410S3C2410芯片芯片外部可寻址的存储空间是外部可寻址的存储空间是1GB1GB，被分成，被分成8 8个存储块，每块个存储块，每块128MB128MB。37 电子与信息工程系S3C2410S3C2410存储空间分配图存储空间分配图 38 电子与信息工程系S3C2410S3C2410存储空间说明存储空间说明0 0号存储块可以外接号存储块可以外接SRAMSRAM类型的存储器或者类型的存

27、储器或者具有具有SRAMSRAM接口特性的接口特性的ROMROM存储器（如存储器（如NOR NOR FlashFlash），其数据总线宽度应设定为），其数据总线宽度应设定为1616位或位或3232位中的一种。当位中的一种。当0 0号存储块作为号存储块作为ROMROM区，完区，完成引导装入工作时（从成引导装入工作时（从0 x000000000 x00000000启动），启动），0 0号存储块的总线宽度应在第一次访问号存储块的总线宽度应在第一次访问ROMROM前前根据根据OM1OM1、OM0OM0在复位时的逻辑组合来确定在复位时的逻辑组合来确定 39 电子与信息工程系OM1OM1、OM0OM0逻辑

28、组合的作用逻辑组合的作用 OM1OM1OM0OM0引导引导ROMROM数据的宽度数据的宽度0 00 0NAND Flash NAND Flash 模式模式0 01 11616位位1 10 03232位位1 11 1测试模式测试模式40 电子与信息工程系 1 1号存储块到号存储块到5 5号存储块也可以外接号存储块也可以外接SRAMSRAM类型类型的存储器或者具有的存储器或者具有SRAMSRAM接口特性的接口特性的ROMROM存储器存储器（如（如NOR FlashNOR Flash），其数据总线宽度应设定为），其数据总线宽度应设定为8 8位、位、1616位或位或3232位。位。 6 6号存储块、号

29、存储块、7 7号存储块可以外接号存储块可以外接SDRAMSDRAM类型的类型的存储器，它们的块容量可改变，且存储器，它们的块容量可改变，且7 7号存储块号存储块的起始地址也可改变。的起始地址也可改变。 41 电子与信息工程系NOR FlashNOR Flash接口电路设计接口电路设计SST39LV160SST39LV160是一款常见的是一款常见的NOR FlashNOR Flash存储器存储器: :单片存储容量为单片存储容量为16M16M位位工作电压为工作电压为2.7V3.6V2.7V3.6V采用采用TSOP-48TSOP-48或或TFBGA-48TFBGA-48封装封装1616位数据宽度位数

30、据宽度仅需仅需3.3V3.3V电压即可完成在系统的编程与擦除操作。电压即可完成在系统的编程与擦除操作。42 电子与信息工程系引引 脚脚类型类型描描 述述A19:0 I 地址总线。在字节模式下，DQ15/A-1用作21位字节地址的最低位。 DQ15/A-1 I/O 数据总线。在读写操作时提供8位或16位的数据宽度。在字节模式下，DQ15/A-1用作21位字节地址的最低位，而DQ14:8处于高阻状态。 DQ14:0 三态 BYTE# I 模式选择。低电平选择字节模式，高电平选择字模式 CE# I 片选信号，低电平有效。在对SST39LV160进行读写操作时，该引脚必须为低电平，当为高电平时，芯片处

31、于高阻旁路状态 OE# I 输出使能，低电平有效。在读操作时有效，写操作时无效。 WE# I 写使能，低电平有效。在对SST39LV160进行编程和擦除操作时，控制相应的写命令。 RESET# I 硬件复位，低电平有效。对SST39LV160进行硬件复位。当复位时，SST39LV160立即终止正在进行的操作。 RY/BY# O 就绪/忙 状态指示。用于指示写或擦除操作是否完成。当SST39LV160正在进行编程或擦除操作时，该引脚位低电平，操作完成时为高电平，此时可读取内部的数据。 VCC - 3.3V电源 VSS - 接地 43 电子与信息工程系44 电子与信息工程系NAND Flash N

32、AND Flash 接口电路设计接口电路设计 以以K9F1208K9F1208为例为例: :存储容量为存储容量为64M64M字节字节数据总线宽度为数据总线宽度为8 8位位工作电压为工作电压为2.7V3.6V2.7V3.6V采用采用TSOP48TSOP48封装封装仅需要仅需要3.3V3.3V电压便可完成在系统的编程与擦除电压便可完成在系统的编程与擦除操作操作 45 电子与信息工程系引引 脚脚描描 述述I/O7：0数据输入输出、控制命令和地址的输入CLE命令锁存信号ALE地址锁存信号CE#芯片使能信号RE#读有效信号 WE#写有效信号WP# 写保护信号 R/nB就绪/忙标志信号VCC 2.7V3.

33、3V电源 VSS 接地 46 电子与信息工程系47 电子与信息工程系SDRAMSDRAM接口电路设计接口电路设计 存储容量为存储容量为4 4组组16M16M位（位（8M8M字节）字节）工作电压为工作电压为3.3V3.3V常见封装为常见封装为5454脚脚TSOPTSOP兼容兼容LVTTLLVTTL接口接口支持自动刷新和自刷新支持自动刷新和自刷新1616位数据宽度位数据宽度以以HY57V641620HY57V641620为例为例 48 电子与信息工程系引引 脚脚 名称名称 描描 述述CLK 时钟 芯片时钟输入。 CKE 时钟使能 片内时钟信号控制。 /CS 片选 禁止或使能除CLK、CKE和DQM

34、外的所有输入信号。 BA0，BA1 组地址选择 用于片内4个组的选择。 A12A0 地址总线 行地址：A12A0，列地址：A8A0。 /RAS行地址锁存时钟沿和/RAS有效时锁存行地址，允许行的访问和改写/CAS列地址锁存时钟沿和/CAS有效时锁存列地址，允许列的访问/WE 写使能 使能写信号和允许列改写，/WE和/CAS有效时开始锁存数据LDQ，UDQM 数据I/O屏蔽 在读模式下控制输出缓冲；在写模式下屏蔽输入数据 DQ15DQ0 数据总线 数据输入输出引脚 VDD/VSS 电源/地 内部电路及输入缓冲电源/地 VDDQ/VSSQ 电源/地 输出缓冲电源/地 NC 未连接 未连接 49 电

35、子与信息工程系50 电子与信息工程系3.3 UART串行接口 RS232-CRS232-C标准通常采用的接口是标准通常采用的接口是9 9芯芯D D型插头，以常用的型插头，以常用的9 9芯芯D D型插头为例型插头为例 51 电子与信息工程系引引 脚脚 名名 称称 功功 能能 描描 述述 1DCD 数据载波检测 2RXD 数据接收 3TXD 数据发送 4DTR 数据终端准备好 5GND 地 6DSR 数据设备准备好 7RTS 请求发送 8CTS 清除发送 9RI振铃指示52 电子与信息工程系RS-232C接口电路接口电路 53 电子与信息工程系3.4 JTAG电路以及调试方式 JTAGJTAG引脚

36、定义：引脚定义：TCKTCK测试时钟输入；测试时钟输入；TDITDI测试数据输入，数据通过测试数据输入，数据通过TDITDI输入输入JTAGJTAG口；口；TDOTDO测试数据输出，数据通过测试数据输出，数据通过TDOTDO从从JTAGJTAG口输出；口输出；TMSTMS测试模式选择，测试模式选择，TMSTMS用来设置用来设置JTAGJTAG口处于某种口处于某种特定的测试模式；特定的测试模式；可选引脚可选引脚TRSTTRST测试复位，输入引脚，低电平有效。测试复位，输入引脚，低电平有效。 54 电子与信息工程系14针针JTAG接口引脚接口引脚 55 电子与信息工程系引引 脚脚 名名 称称 描描

37、 述述 1、13 VCC 接电源 2、4、6、8、10、14 GND 接地 3nTRST 测试系统复位信号 5TDI 测试数据串行输入 7TMS 测试模式选择 9TCK 测试时钟 11TDO 测试数据串行输出 12NC 未连接 56 电子与信息工程系20针针JTAG接口引脚接口引脚 57 电子与信息工程系引脚引脚名称名称描述描述1VTref目标板参考电压，接电源2VCC接电源3nTRST测试系统复位信号4、6、8、10、12、14、16、18、20GND接地5TDI测试数据串行输入7TMS测试模式选择9TCK测试时钟11RTCK测试时钟返回信号13TDO测试数据串行输出15nRESET目标系统

38、复位信号17、19NC未连接58 电子与信息工程系JTAG接口电路接口电路 59 电子与信息工程系定时控制部件定时控制部件定时器或计数器的逻辑电路本质上是相同的，它们之间的定时器或计数器的逻辑电路本质上是相同的，它们之间的区别主要在用途上。它们都是主要由带有保存当前值的寄区别主要在用途上。它们都是主要由带有保存当前值的寄存器和当前寄存器值加存器和当前寄存器值加1 1或减或减1 1逻辑组成。在应用时，定时逻辑组成。在应用时，定时器的计数信号是由内部的、周期性的时钟信号承担，以便器的计数信号是由内部的、周期性的时钟信号承担，以便产生具有固定时间间隔的脉冲信号，实现定时的功能。而产生具有固定时间间隔

39、的脉冲信号，实现定时的功能。而计数器的计数信号是由非周期性的信号承担，通常是外部计数器的计数信号是由非周期性的信号承担，通常是外部事件产生的脉冲信号，以便对外部事件发生的次数进行计事件产生的脉冲信号，以便对外部事件发生的次数进行计数。因为同样的逻辑电路可用于这两个目的，所以该功能数。因为同样的逻辑电路可用于这两个目的，所以该功能部件通常被称为部件通常被称为“定时定时/ /计数器计数器”。 60 电子与信息工程系 定时定时/ /计数器内部工作原理图是以一个计数器内部工作原理图是以一个N N位的加位的加1 1或减或减1 1计数器为核心，计数器的初始值由初始化编程设置，计数器为核心，计数器的初始值由

40、初始化编程设置，计数脉冲的来源有两类：系统时钟和外部事件脉冲。计数脉冲的来源有两类：系统时钟和外部事件脉冲。 系统时钟M分频外部事件脉冲N位计数器=061 电子与信息工程系看门狗定时器看门狗定时器S3C2410S3C2410芯片看门狗定时器的作用是，当系统程序出现芯片看门狗定时器的作用是，当系统程序出现功能错乱，引起系统程序死循环时，能中断该系统程功能错乱，引起系统程序死循环时，能中断该系统程序的不正常运行，恢复系统程序的正常运行。序的不正常运行，恢复系统程序的正常运行。62 电子与信息工程系RTCRTC部件部件 实时时钟部件实时时钟部件RTCRTC是用于提供年、月、日、时、是用于提供年、月、

41、日、时、分、秒、星期等实时时间信息的定时部件。分、秒、星期等实时时间信息的定时部件。 RTCRTC部件可以将年、月、日、时、分、秒、星部件可以将年、月、日、时、分、秒、星期等信息的期等信息的8 8位数据以位数据以BCDBCD码格式输出。它由外码格式输出。它由外部时钟驱动工作，外部时钟频率为部时钟驱动工作，外部时钟频率为32.768 kHz32.768 kHz晶体。同时晶体。同时RTCRTC部件还可以具有报警功能。部件还可以具有报警功能。 63 电子与信息工程系主要特点主要特点 年、月、日、时、分、秒、星期等信息采用年、月、日、时、分、秒、星期等信息采用BCDBCD码表示。码表示。 闰年发生器。

42、闰年发生器。 具有报警功能，能提供报警中断或者系统在节具有报警功能，能提供报警中断或者系统在节电模式下的唤醒。电模式下的唤醒。 拥有独立的电源引脚（拥有独立的电源引脚（RTCVDDRTCVDD）。）。 支持支持RTOSRTOS内核时间片所需的毫秒计时中断。内核时间片所需的毫秒计时中断。 进位复位功能进位复位功能64 电子与信息工程系 RTCRTC的时间片计时器用于产生一个中断请求，的时间片计时器用于产生一个中断请求，TICNT TICNT 寄存器有一个中断使能位，和计数器中寄存器有一个中断使能位，和计数器中的值一起用来控制中断。当计数器的值变为的值一起用来控制中断。当计数器的值变为0 0时，引

43、起时间片计时中断。中断信号的周期用时，引起时间片计时中断。中断信号的周期用下列公式计算：下列公式计算： 周期周期=( n + 1 )/128s =( n + 1 )/128s 65 电子与信息工程系 预分频器的值和频率分解因子可由看门狗定预分频器的值和频率分解因子可由看门狗定时器的控制寄存器（时器的控制寄存器（WTCONWTCON）进行编程设定。预）进行编程设定。预分频器值的可选范围是：分频器值的可选范围是： 0 02 28 8-1-1。频率分割因。频率分割因子可选择的值为子可选择的值为1616，3232，6464，128128。使用下面公使用下面公式来计算看门狗定时器的计数时钟周期：式来计算

44、看门狗定时器的计数时钟周期：计数时钟周期计数时钟周期 = = 1/ (PCLK / (1/ (PCLK / (预分频器值预分频器值 + 1) / + 1) / 分割因子分割因子) )66 电子与信息工程系I/OI/O接口接口 嵌入式系统的硬件平台是由微处理器（或微控嵌入式系统的硬件平台是由微处理器（或微控制器）、存储器、制器）、存储器、I/OI/O端口及设备组成。端口及设备组成。I/OI/O接接口部件是嵌入式系统的关键组成部分。口部件是嵌入式系统的关键组成部分。 控制控制I/OI/O接口部件的方式主要有：程序查询、接口部件的方式主要有：程序查询、中断控制、中断控制、DMADMA方式方式 等。等

45、。 中断技术主要是用于中断技术主要是用于I/OI/O接口部件与微处理器接口部件与微处理器之间进行数据传输的控制，它协调了数据传输之间进行数据传输的控制，它协调了数据传输的双方的步调。的双方的步调。67 电子与信息工程系S3C2410S3C2410的的I/OI/O接口接口S3C2410S3C2410芯片共有芯片共有117117个输入个输入/ /输出引脚，分属于输出引脚，分属于8 8个个I/OI/O端口。这端口。这8 8个个I/OI/O端口均为多功能端口，端口功能可以编程设置。端口均为多功能端口，端口功能可以编程设置。8 8个个I/OI/O端口端口是：是： 端口端口A (GPA)A (GPA)：有

46、：有2323条输出引脚的端口。条输出引脚的端口。端口端口B (GPB)B (GPB)：有：有1111条输入条输入/ /输出引脚的端口。输出引脚的端口。端口端口C (GPC)C (GPC)：有：有1616条输入条输入/ /输出引脚的端口。输出引脚的端口。端口端口D (GPD)D (GPD)：有：有1616条输入条输入/ /输出引脚的端口。输出引脚的端口。端口端口E (GPE)E (GPE)：有：有1616条输入条输入/ /输出引脚的端口。输出引脚的端口。端口端口F (GPF)F (GPF)：有：有8 8条输入条输入/ /输出引脚的端口。输出引脚的端口。端口端口G (GPG)G (GPG)：有：有

47、1616条输入条输入/ /输出引脚的端口。输出引脚的端口。端口端口H (GPH)H (GPH)：有：有1111条输入条输入/ /输出引脚的端口。输出引脚的端口。 68 电子与信息工程系端口功能定义端口功能定义 S3C2410S3C2410芯片的每个芯片的每个I/OI/O端口均是多功能的端口均是多功能的 上上8 8个个I/OI/O端口根据系统配置和设计的不同需求，端口根据系统配置和设计的不同需求，设计者可以选择这些设计者可以选择这些I/OI/O端口的功能。若选定某端口的功能。若选定某个个I/OI/O端口的功能，设计者应在主程序运行之前端口的功能，设计者应在主程序运行之前编程设置对应的控制寄存器，

48、从而选定所需编程设置对应的控制寄存器，从而选定所需I/OI/O端口的功能。如果某个端口的功能。如果某个I/OI/O引脚不用于特定功能引脚不用于特定功能的话，那么该引脚就可以设置为普通的输入的话，那么该引脚就可以设置为普通的输入/ /输输出引脚。出引脚。 69 电子与信息工程系 每个端口（除了每个端口（除了A A口）均有口）均有3 3个寄存器用于控制个寄存器用于控制其操作，一个是端口控制寄存器，用于设置其其操作，一个是端口控制寄存器，用于设置其每个引脚的功能；一个是数据寄存器，用于作每个引脚的功能；一个是数据寄存器，用于作为普通输入为普通输入/ /输出功能时的数据存储器；再一输出功能时的数据存储

49、器；再一个是上拉控制寄存器，控制该端口的引脚是否个是上拉控制寄存器，控制该端口的引脚是否需要接上拉电阻。需要接上拉电阻。70 电子与信息工程系实例实例使用端口使用端口E E、端口、端口F F作为普通作为普通I/OI/O接口用，其接口用，其中端口中端口E E的的GPE3GPE3位输出控制一个位输出控制一个LEDLED指示指示灯、灯、GPE4GPE4位输出控制一个蜂鸣器位输出控制一个蜂鸣器71 电子与信息工程系 程序代码如下：#include reg2410.h#include isr.h/*端口E的GPE4用作蜂鸣器输出控制端,/宏定义蜂鸣器的开、关,高电平为鸣叫#define beepon()

50、 rGPEDAT =rGPEDAT |0 x0010;#define beepoff() rGPEDAT =rGPEDAT &0 xffef;/*端口E的GPE3用作LED输出控制端,/宏定义LED的亮、灭,低电平为亮#define ledlight() rGPEDAT =rGPEDAT &0 xfff7;#define ledclear() rGPEDAT =rGPEDAT |0 x0008;/*/*函数名：Main()/*参 数：无/*返回值：无/*72 电子与信息工程系 void Main(void) INT16U temp; /*定义变量用来判断并口输入是否有变化 IN

51、T8U oldportf=0 xff,newportf; /*初始化端口E，使GPE4、GPE3为输出 rGPECON=(rGPECON|0 x00000140)&0 xfffffd7f); beepoff() ; /关蜂鸣器 rGPFCON=rGPFCON&0 x0000; /*初始化端口F，使所有位均为输入newportf= rGPFDAT; /*读端口F，用于判断输入的变化 while(1) /*若端口F的引脚上有一位是低电平时，则蜂鸣器发声，LED指示灯亮if(newportf!=oldportf) ledlight(); beepon(); Delay(3000);

52、beepoff(); ledclear(); 73 电子与信息工程系S3C2410S3C2410的的I I2 2C C接口接口 I I2 2C C总线是嵌入式系统中常用的网络接口，总线是嵌入式系统中常用的网络接口，它常用于将微控制器链接到系统的总线，它常用于将微控制器链接到系统的总线，其通信方式采用串行数据传送，可以达到其通信方式采用串行数据传送，可以达到100kb/s100kb/s的数据速率。是一种易实现、低成的数据速率。是一种易实现、低成本、中速的嵌入式网络。本、中速的嵌入式网络。 I I2 2C C总线协议包含了总线协议包含了2 2层协议：物理层和数层协议：物理层和数据链路层。据链路层。

53、 74 电子与信息工程系 I I2 2C C总线只使用了两条信号线：总线只使用了两条信号线： 串行数据线（串行数据线（SDASDA）用于数据的发送和接）用于数据的发送和接收，收， 串行时钟线（串行时钟线（SCLSCL）用于指示什么时候数）用于指示什么时候数据线上是有效数据。即数据同步。据线上是有效数据。即数据同步。75 电子与信息工程系 下图是一个典型的下图是一个典型的I I2 2C C总线网络物理连接结构。网络中的每总线网络物理连接结构。网络中的每一个节点都被连接到一个节点都被连接到SCLSCL和和SDASDA信号线上，需要某些节点起信号线上，需要某些节点起到总线主控器的作用，总线上可以有多

54、个主控器。其它节到总线主控器的作用，总线上可以有多个主控器。其它节点响应总线主控器的请求，是总线受控器。点响应总线主控器的请求，是总线受控器。 主控器主控器1 1主控器主控器2 2受控器受控器2 2受控器受控器1 176 电子与信息工程系 标准中没有规定逻辑标准中没有规定逻辑“0”0”和和“1”1”所使用电压所使用电压的高低，因而双极性电路或的高低，因而双极性电路或MOSMOS电路都能够连电路都能够连接到总线上。所有的总线信号使用开放集电极接到总线上。所有的总线信号使用开放集电极或开放漏电极电路。通过一个上拉电阻使信号或开放漏电极电路。通过一个上拉电阻使信号的默认状态保持为高电平，当传输逻辑的

55、默认状态保持为高电平，当传输逻辑“0”0”时，每一条总线所接的晶体管起到下拉该信号时，每一条总线所接的晶体管起到下拉该信号电平的作用。开放集电极或开放漏极信号允许电平的作用。开放集电极或开放漏极信号允许一些设备同时写总线而不引起电路故障。一些设备同时写总线而不引起电路故障。77 电子与信息工程系数据链路层数据链路层每一个链接到每一个链接到I I2 2C C总线上的设备都有唯一的地址。总线上的设备都有唯一的地址。设备的地址都由系统设计者决定的，通常是设备的地址都由系统设计者决定的，通常是I I2 2C C驱动程序的一部分。在标准的驱动程序的一部分。在标准的I I2 2C C总线定义中，总线定义中

56、，设备地址是设备地址是7 7位二进制（扩展的位二进制（扩展的I I2 2C C总线允许总线允许1010位位地址）。地址地址）。地址00000000000000B B一般用于发出通用呼叫或一般用于发出通用呼叫或总线广播，总线广播可以同时给总线上所有的设总线广播，总线广播可以同时给总线上所有的设备发出信号。地址备发出信号。地址11110XX11110XXB B为为1010位地址机制保留，位地址机制保留，还有一些其他的保留地址。还有一些其他的保留地址。 78 电子与信息工程系 总线事务由一个开始信号启动，以一个结束信号完成，总线事务由一个开始信号启动，以一个结束信号完成，描述如下：描述如下： 开始信

57、号通过保留开始信号通过保留SCLSCL信号线为高电平，并且在信号线为高电平，并且在SDASDA信信号线上发送号线上发送1 1到到0 0的转换产生。的转换产生。 结束信号通过设置结束信号通过设置SCLSCL信号线为高电平，并且在信号线为高电平，并且在SDASDA信信号线上发送号线上发送0 0到到1 1的转换产生。的转换产生。79 电子与信息工程系 S3C2410S3C2410芯片支持芯片支持I I2 2C C总线序列接口，其端口总线序列接口，其端口E E的的GPE15GPE15用用作数据线作数据线 (SDA)(SDA)，GPE14GPE14用作连续时钟线用作连续时钟线 (SCL)(SCL)。这。这2 2根根信号线用于在信号线用于在S3C2410S3C2410芯片内