北京交通大学 通信原理实验(实验四)

1、通信原理实验学生： 学号： 指导教师： 日期： 上课时间：星期 第 大节通信原理实验电子信息工程学院实验四 HDB3编码与译码实验一、实验前的准备预习本实验的相关内容，熟悉实验箱面板分布及测试孔位置，定义本实验相关模块的跳线状态。 实验前重点掌握 HDB 3 编码和解码原理、 定时提取原理， 思考 HDB 3输出波形应该什么样、编码输入和解码输出波形相位应该相同吗、本实验用到哪几个模块及每个模块的主要作用是什么。二、实验目的（1） 掌握HDB3编码规则，编码和解码原理。（2） 了解锁相环的工作原理和定时提取原理。（3） 了解输入信号对定时提取的影响。（4） 了解信号的传输延时。（5）了解HDB

2、3编译码集成芯片CD22103。三、实验仪器（1） ZH5001A通信原理综合实验系统。（2）20MHZ双踪示波器。四、基本原理1.HDB3编译码电路 在通信原理综合试验箱中，采用了CD22103专用芯片（UD01）实现HDB3码的编译码实验。在该电路模块下，没有采用复杂的线圈耦合的方法来实现HDB3码字的转换，而是采用运算放大器（UC02）完成对HDB3输出进行电平变换。变换输出为双极性码或单极性码。HDB3编译码系统组成如图一： CD22013集成电路进行HDB3编译码。当它第三脚接+5V时为HDB3码。编码时，需要输入NRZ码及时钟信号，CD22103编码输出两路并行信号+HDB3out

3、（15脚TPD03）和HDB3out（14脚TPD04），它们都是半占空比的正弦冲信号，分别最HDB3码的正极信号及负极信号相对应，这两路信号通过一个差分放大器（UD02A）后，得到HDB3。通过由运算放大器的相加器（UD02B），输出HDB3码的单极性码输出。译码时，需将HDB3码变换成两路单极性信号分别送到CD22103的第11,13脚，此任务有双/单变换电路来完成。通常译码之后TPD07与TPD01的波形应一致，但由于当前的输出HDB3码字可能与前四个码字有关，因此HDB3的编译码延迟较大。在实用的HDB3编译码电路中，发端的单双极性变换器一般由变压器完成；收端的的单双极性变换器一般由变

4、压器，比较器完成。本实验目的是掌握HDB3编码规则及位同步提取方法，故对单双，双单极性变换电路作了减缓处理，不一定符合实用要求。2.位定时提取电路位定时提取电路采用锁相环方法。 在系统中锁相环将接收端的 256kHz 时钟锁定在发端的 256kHz 时钟上，来获得系统的同步时钟，如 HDB 3 接收的同步时钟及后续电路同步时钟。该锁相环模块主要由锁相环 UP01（MC4046） 、数字分频器 UP02（74LS161） 、D 触发器 UP04 （74LS74） 、 环路滤波器和输入端的带通滤波器 （UP03B） 组成。 UP01内部由一个振荡器与一个高速鉴相器组成。该锁相环模块如图二： 输入端

5、的带通滤波器是由运算放大器（TEL2702）及阻容器件构成的有源带通滤波器，中心频率为 256kHz，滤出 256kHz 时钟信号，输出的信号是一个幅度和周期都不恒定的准正弦信号。对此信号进行限幅放大（UP03A）处理后得到幅度恒定、周期变化的脉冲信号，但仍不能将此信号作为译码器的位同步信号。经 UP04A 和 UP04B 两个除二分频器（共四分频）变为 64kHz 信号，进入 UP01 鉴相输入 A 脚；VCO 输出的512kHz 输出信号经 UP02 进行八分频变为 64kHz 信号， 送入 UP01 的鉴相输入 B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP0

6、1的压控振荡器输入端。正常时，VCO 锁定在外来的 256kHz 频率上。五、实验内容1.HDB 3 码变换规则验证 首先将输入信号选择跳线开关 KD01 设置在 M 位置（右端） 、单/双极性码输出选择开关设置 KD02 设置在 2_3 位置（右端：单极性） 、HDB 3 编码开关 KD03 设置在 HDB 3 位置（左端） ，使该模块工作在 HDB 3 码方式。使输入数据端口悬空产生全1 码、使输入数据为全 0 码，分别画下一个周期的测试波形。3 HDB 3 编码信号中同步时钟分量定性观测将输入数据选择跳线开关 KD01 设置在 M 位置（右端） ；将锁相环模块内输入信号选择跳线开关 KP

7、02 设置在 HDB 3 位置（左端） 。将极性码输出选择跳线开关KD02 设置在 2_3 位置（右端）产生单极性码输出，用示波器测量模拟锁相环模块TPP01、TPP02 波形；然后将跳线开关 KD02 设置在 1_2 位置（左端）产生双极性码输出，观测 TPP01、TPP02 波形变化。将极性码输出选择跳线开关 KD02 设置在 2_3位置 （右端）产生单极性码输出，使输入数据为全 1 码， 测试模拟锁相环模块 TPP01点的同步时钟分量波形步骤，记录并分析测试结果。使输入数据为全 0 码，重复上述步骤，记录测试结果。六、实验结论分析1HDB 3 码变换规则验证 如下图所示，HDB 3 码变换规则显而易见，与理论相符。全1码输入时，正负交替出现；全0码输入时，每连续2个0后紧随着一正一负，下一个接着就是一负一正，极性相同，可以知道其实是连续4个0。图一上 全1双极性码图一下 全1单极性码图二 全0双极性码图三 全0单极性码 3HDB 3 编码信号中同步时钟分量定性观测 如图所示，全1码时比较容易提取同步时钟分量，锁相环输出幅度抖动较小，全0码时不如全1码时容易提取同步时钟分量，锁相环输出幅度抖动较大。图四 单极性