电子设计自动化 第二章

1、了解常见大规模逻辑器件的结构；了解常见大规模逻辑器件的结构；学会选用不同类型的可编程逻辑器件。学会选用不同类型的可编程逻辑器件。原理图原理图（或（或VHDLVHDL文本编辑）文本编辑）综合综合FPGA/CPLD编程下载编程下载FPGA/CPLD器件和电路系统器件和电路系统时序与功能时序与功能仿真仿真修改修改FPGA/CPLD适配适配逻辑综合器逻辑综合器逻辑综合器逻辑综合器可编程逻辑器件可编程逻辑器件CPLD FPGA设计流程设计流程开发工具开发工具MAX+PLUS 计算机计算机打印口打印口下载电缆下载电缆CPLD/FPGA适配板适配板或含或含CPLD/FPGA数字系统板数字系统板下载芯片（编程

2、）下载芯片（编程）适配板（含芯片）介绍适配板（含芯片）介绍下载编程端口适配口IC座适配口:CPLD/FPGA芯片与数字系统(电路)的连接端子,包括：电源、时钟，更多的是可编程的I/O口70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SOPC可编程逻辑器件的发展史：可编程逻辑器件的发展史：了解了解GAL: Generic Array Logic 通用阵列逻辑通用阵列逻辑相关专业名词（可编程逻辑器件）相关专业名词（可编程逻辑器件）PLD : Progr

3、ammable Logic Device 可编程逻辑器件可编程逻辑器件CPLD : Complex Programmable Logic Device 复杂可编程逻辑器件复杂可编程逻辑器件EPLD : Erasable Programmable Logic Device 可擦除可编程逻辑器件可擦除可编程逻辑器件FPGA : Field Programmable Gate Array 现场可编程门阵列现场可编程门阵列ASIC : Application Specific Integrated Circuit 特定用途集成电路特定用途集成电路识记识记PLA: Programmable Logic

4、Array 可编程逻辑阵列可编程逻辑阵列1、基本、基本PLD器件的原理结构图器件的原理结构图输 入缓冲电路与阵列或阵列输出缓冲电路输入输出与或表达式是布尔代数的常用表达形式，根据与或表达式是布尔代数的常用表达形式，根据布尔代数的知识，布尔代数的知识，所有的逻辑函数均可以用与所有的逻辑函数均可以用与或表达式描述或表达式描述。与或阵列的结构可以通过改变。与或阵列的结构可以通过改变与、或阵列的连接来实现不同的逻辑功能。不与、或阵列的连接来实现不同的逻辑功能。不论论改变与阵列改变与阵列的连接，的连接，还还是是改变或阵列的连接改变或阵列的连接，都可以使所都可以使所实现的逻辑函数实现的逻辑函数发生变化。发

5、生变化。理论基础理论基础基本结构框图中，基本结构框图中，与阵列和或阵列是电路的主体，与阵列和或阵列是电路的主体，主要用来实现组合逻辑函数主要用来实现组合逻辑函数。输入由缓冲器组成，输入由缓冲器组成，它使输入信号具有足够的驱动能力并产生互补输它使输入信号具有足够的驱动能力并产生互补输入信号入信号。输出电路可以提供不同的输出方式，如输出电路可以提供不同的输出方式，如直接输出（组合方式）或通过寄存器输出（时序直接输出（组合方式）或通过寄存器输出（时序方式）方式）。此外，输出端口上带有三态门，通过三。此外，输出端口上带有三态门，通过三态门控制数据直接输出或反馈到输入端。态门控制数据直接输出或反馈到输入

6、端。 输 入缓冲电路与阵列或阵列输出缓冲电路输入输出l可编程可编程“接通接通”单元：单元：依靠用户编程来实现依靠用户编程来实现“接通接通”连接。连接。2、连接方式、连接方式l可编程可编程“断开断开”单元：单元：编程实现断开状态。这编程实现断开状态。这种单元又称为被编程擦种单元又称为被编程擦除单元。除单元。固固定定连连接接:可可编编程程连连接接:不不连连接接:P=ABDP=0Y=P1+P3+P4互补输出的缓冲器互补输出的缓冲器三态输出的缓冲器三态输出的缓冲器3、PLD的画法的画法4、PLD的类型的类型 目前多用目前多用 GAL。GAL 可重复编程、工作速度高、可重复编程、工作速度高、价格低、具有

7、强大的编程工具和软件支撑，并且用可价格低、具有强大的编程工具和软件支撑，并且用可编程的输出逻辑宏单元取代了固定输出电路，因而功编程的输出逻辑宏单元取代了固定输出电路，因而功能更强。能更强。采用采用 CMOS E2PROM 工艺，可电擦除、可重复编程。工艺，可电擦除、可重复编程。5、典型器件、典型器件GAL16V8 简介简介（1） GAL16V8 引脚图引脚图VCCGAL16V8 I/OI/OI/OOEI/OI/OI/OI/OI/OCLKIIIIIIIIGND12345678910111220191817161514138 个输入端个输入端8 个个 I/O 端端1 个时钟输入端个时钟输入端1 个

8、输出使能控制输入端个输出使能控制输入端可编程与阵列可编程与阵列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11（2）GAL16V8 逻辑图逻辑图输出逻辑宏单元输出逻辑宏单元( (即即 Output Logic Macro- Cell，简称，简称 OLMC) )与阵列与阵列 输入电路输入电路可编程与阵列可编程与阵列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13

9、I/O 12OE 11（2） GAL16V8 逻辑图逻辑图 OLMC 中含有或门、中含有或门、D 触发器和多路选择器等，触发器和多路选择器等，通过对通过对 OLMC 编程可得编程可得到组合电路输出、时序电到组合电路输出、时序电路输出、双向路输出、双向 I/O 端等多端等多种工作组态。种工作组态。Altera系列产品主要性能系列产品主要性能2.1.1 主流主流PLD器件的类型器件的类型Xilinx系列产品主要性能系列产品主要性能2.1.1 主流主流PLD器件的类型器件的类型Lattice系列产品主要性能系列产品主要性能2.1.1 主流主流PLD器件的类型器件的类型2.1.2 PLD的种类及分类方

10、法的种类及分类方法1）从结构的复杂程度分类）从结构的复杂程度分类低密度低密度PLD+高密度高密度PLD2）从互连结构上分类）从互连结构上分类确定型确定型PLD+统计型统计型PLD（FPGA系列）系列）3）从可编程特性上分类）从可编程特性上分类一次性一次性PLD+可重复性可重复性PLD【熔丝型、紫外线擦除、电擦除、【熔丝型、紫外线擦除、电擦除、E2CMOS、SRAM】4）从可编程器件的编程元件上分类）从可编程器件的编程元件上分类熔丝型开关、可编程低阻电路元件、熔丝型开关、可编程低阻电路元件、EPROM的编的编程元件、程元件、EEPROM的编程元件、的编程元件、SRAM的编程元件的编程元件2.2

11、复杂可编程逻辑器件复杂可编程逻辑器件CPLD2.2.1 CPLD的基本结构的基本结构1）嵌入阵列块）嵌入阵列块EAB2）逻辑阵列块）逻辑阵列块LAB3）逻辑单元）逻辑单元LE4）快速通道互连）快速通道互连5） I/O单元单元IOE1、逻辑阵列宏单元、逻辑阵列宏单元1时钟3028262420 223435333231292725232119532469811101312151418171670反馈输出控制积项和输出I/O端专用输入端线项积OE1) 乘积项数目不同的逻辑阵列单元乘积项数目不同的逻辑阵列单元输入线输出逻辑ASYNCHRONOUS RESET(DIP,SMT)(23,27)(22,26

12、)(21,25)(20,24)I/O(19,23)(18,21)(17,20)(16,19)(15,16)(14,17)(13,16)(DIP,SMT) (1,2)(2,3)(3,4)(4,5)(5,6)(6,7)(7,9)(8,10)(9,11)(10,12)(11,13)810121416161412108SP79111315151311000000000OEOEOEOEOEOEOEOEOEAROE0974036322820161284024VOQP44宏单元反馈I/O端输入端前一宏单元来去前一宏单元选择输出双反馈时钟选择异步时钟路电选择项积极性选择同步时钟下一宏单元来去下一个宏单元输出允

13、许2) 具有两个或项输出的逻辑阵列单元具有两个或项输出的逻辑阵列单元2. I/O控制模控制模块块输出极性选择8DQ输出选择由可编程逻辑阵列来反馈选择I/O端1） 与与PAL器件相兼容的器件相兼容的I/O模块模块2）与）与GAL器件相兼容的器件相兼容的I/O模块模块输出宏单元输出宏单元反馈清零CKDQC预置位输出选择I/O控制模块O1O2O3O4I/O12F1 F2F3时钟寄存器输出双向I/O(组合方式)SPARCLKQ1固定输入CLRSF(I)F(B)F(B)F(D)F(D)OESS固定输出F(O)F(O)OMC的的4种不同的工作方式种不同的工作方式RDKJS-NNVCC钟时步同编程阵列来结构

14、选择触发器极性选择时钟输出允许控制I/O反馈选择输出选择3）触发器可编程的）触发器可编程的I/O控制模块结构控制模块结构 去逻辑阵列ENABLE逻辑阵列来S1CLK1AR1S2CLK2AR2DSPCDSPC输出选择I/O4） 具有两路积项和输入与两个触发器结构的具有两路积项和输入与两个触发器结构的I/O控制模块控制模块2.2.2 Altera FLEX10K系列器件系列器件FLEX10K系列以工业上最大的系列以工业上最大的PLD （达到（达到10万门）万门）为特征，包括为特征，包括嵌入式阵列、多组低延时时钟和内部嵌入式阵列、多组低延时时钟和内部三态总线三态总线等结构特性，提供了复杂逻辑设计所需

15、的等结构特性，提供了复杂逻辑设计所需的性能和利用主系统级集成的要求。性能和利用主系统级集成的要求。 每个每个FLEX10K器件包含一个实现存储和专用逻辑功器件包含一个实现存储和专用逻辑功能的能的嵌入阵列嵌入阵列和一个实现一般逻辑的和一个实现一般逻辑的逻辑阵列逻辑阵列。 嵌入阵列由一系列嵌入阵列块嵌入阵列由一系列嵌入阵列块(EAB)构成。实现存构成。实现存储功能时，每个储功能时，每个EAB提供提供2048比特，可以用来完成比特，可以用来完成RAM、ROM、双口、双口RAM或者或者FIFO功能。实现逻辑功能时，每功能。实现逻辑功能时，每个个EAB可实现可实现100600门，可实现乘法器、微控制器、

16、门，可实现乘法器、微控制器、状态机和状态机和DSP等复杂的逻辑功能。等复杂的逻辑功能。 逻辑阵列由逻辑块逻辑阵列由逻辑块(LAB)构成。每个构成。每个LAB包含包含8个逻个逻辑单元和一个局部连接。每个逻辑单元有一个辑单元和一个局部连接。每个逻辑单元有一个4输入查输入查找表、一个可编程触发器和一个实现进位和级联功能的找表、一个可编程触发器和一个实现进位和级联功能的专用信号路径。专用信号路径。 1、FLEX10K器件特性器件特性.IOEIOEIOEIOE.IOEIOEIOEIOEIOEIOEIOEIOEEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE

17、IOEEABI/O单元(IOE)列连线带逻辑阵列逻辑阵列块逻辑单元(LE)局部连线行连线带逻辑单元嵌入阵列嵌入阵列块(EAB)2、FLEX10K的内部结构的内部结构 1）嵌入阵列块）嵌入阵列块EAB242,4,8,162048110242行连线带列连线带2,4,8,16EAB的局部连线8,9,10,118,4,2,1QDQDQDQDWE51242568RAM/ROMAddressOutDataInDataQDQDQD清除6专用输入与全局信号进位输出和级联输出28444444444LAB控制信号LAB局部连线(1)专用输入与全局信号行连线带16824168列到行连线带列连线带LE1LE2LE3L

18、E4LE5LE6LE7LE846进位输入与级联输入42）逻辑阵列块）逻辑阵列块LAB查找表(LUT)进位链级联链清除/置位逻辑时钟选择DQPRNCLRNENA可编程寄存器寄存器旁路级联输入进位输入到快速通道互连到LAB局部互连级联输出进位输出data1data2data3data4LABCTRL1LABCTRL2片级复位LABCTRL3LABCTRL43）逻辑单元）逻辑单元LE LABA1LABA2LABA3到 LAB A5到 LAB A4LABB1LABB2LABB3到 LAB B5到 LAB B4进位、级联链列互连通道IEO IEOIEO IEOIEO IEOIEOIEOIEOIEO行互连

19、通道IEO IEOIEO IEOIEO IEOIEOIEOI/O单元IEOIEO4）快速通道互连）快速通道互连 DQCLRNENA来自LE来自LE到行/列来自行/列CLK3.046ENA5.02CLR1.0212OE7.0OE7.08三态控制芯片复位专用时钟专用控制信号11.0压摆率控制漏极开路控制I/O5）I/O单元单元IOE （1 1） PCIPCI钳位二极管钳位二极管(Clamping Diodes)(Clamping Diodes)选项选项。（2） 电压摆率控制电压摆率控制(Slew-rate)选项选项。（3） 漏极开路漏极开路(Open-drain)选项选项。（4） 多电压多电压I/

20、O接口接口。（5） 上电次序与热插拔上电次序与热插拔。3、 FLEX 10K输出器件配输出器件配置置2.3 现场可编程门阵列现场可编程门阵列 (FPGA)FPGA的常见结构的常见结构FPGA的配置方式的配置方式可配置逻辑块可配置逻辑块CLB输入输入/输出模块输出模块IOB可编程互连资源可编程互连资源PIR配置存储单元配置存储单元何谓配置？何谓配置？配置的常见方式有哪些？配置的常见方式有哪些？YX1(使能)0(输入)RDKECECDABQY(整体复位)DIGQXFQRDDMUX10FGDINFGDINQRDDMUX10GFQYQX发生器辑功能组合逻输入数据变量逻辑时钟使能直接复位时钟1）XC30

21、00/XC3100系列的系列的CLB结构结构(c) FGM模式FGGFFG函数6变量函数5变量函数4变量函数QDQDQDXUMEDCBAEDCBAEDCBEDCBAA4变量EDCBA函数函数函数函数4变量4变量4变量4变量FG模式F模式FGM模式Q2Q1Q0终端计数(b) F模式(a) FG模式D2D1D0时钟并行使能计数使能QXQXQXQXQXQYQYQYQYQY(d) 三个模式的综合XC3000系列系列CLB的组合逻辑功能的组合逻辑功能VCC编程控制的存储单元DQ输出缓存输入阈值TTL或CMOSFF或锁存器CK2CK1IKOKTOIQ寄存器输入直接输入输出输出使能三态复用器可编程控制可编程

22、互连节点(整体复位)端口I/ORRQFFD选择输出反相三态反相输出电阻上拉转换速率2）XC3000系列的系列的IOB3） 可编程互连（可编程互连（Programmable Interconnect）通通用用互互连连HEGEFEHFGFFFHGGGFG直直接接互互连连四周的长线可配置成半长线IOB时钟线(每边2根)垂直长线缓冲器三态水平长线长长线线长线：长线：不经过可编程开关矩阵，信号延时小，不经过可编程开关矩阵，信号延时小，长线用于高扇出及关键信号的传输。长线用于高扇出及关键信号的传输。 1）全局性的专用布线资源全局性的专用布线资源：以完成器件内部的全局：以完成器件内部的全局时钟和全局复位时钟

23、和全局复位/置位的布线；置位的布线； 2）长线资源长线资源：用以完成器件：用以完成器件Bank间的一些高速信间的一些高速信号和一些第二全局时钟信号的布线；号和一些第二全局时钟信号的布线； 3）短线资源短线资源：用来完成基本逻辑单元间的逻辑互连：用来完成基本逻辑单元间的逻辑互连与布线；与布线； 4）其他：在逻辑单元内部还有着各种布线资源和专）其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等用时钟、复位等控制信号线控制信号线。PIR的特点的特点配置控制读/写数据QQ4） 配置存储单元（配置存储单元（Configuration Memory）由两个由两个CMOS反相器和一个用于读写数据的开关

24、晶体管反相器和一个用于读写数据的开关晶体管组成。在配置期间，只写入数据；在读回期间，只读出组成。在配置期间，只写入数据；在读回期间，只读出数据。在正常工作模式，开关晶体管处于数据。在正常工作模式，开关晶体管处于OFF状态，不状态，不影响单元的稳定性。影响单元的稳定性。2.3.2 FPGA的配置模式的配置模式 FPGA 的配置模式是指的配置模式是指FPGA用来完成设计时用来完成设计时的逻辑配置和外部连接方式。逻辑配置是指经过的逻辑配置和外部连接方式。逻辑配置是指经过用户设计输入，并经过开发系统编译后产生的配用户设计输入，并经过开发系统编译后产生的配置数据文件，将其装入置数据文件，将其装入FPGA芯片内部的可配