基于FPGA的仿真系统数据采集控制器IP核设计

1、基于fpga的仿真系统数据采集控制器ip核设计现代模拟技术广泛应用在系统设计、系统分析以及教导训练中。在模拟过程中，存在大量向前端模拟装置或仿真模块发送命令数据，以及从模拟工作设备上读取状态参量的状况。在对大型工业设备和系统举行模拟仿真时，数据采集控制的复杂程度愈加恶劣。通过改进数据采集控制器的结构，提高数据采集控制器的和集成化程度，可以有效地提巍峨型模拟仿真设备数据采集和控制的效率。及sopc技术的进展为此提供了新的解决计划。ip核(ip core)是具有特定功能的硬件描述语言程序，可较便利地举行修改和定制，以提高设计效率。本文讨论了基于fpga的数据采集控制器ip 核的设计计划和实现办法，

2、该ip核既可以应用在自立ic芯片上，还可作为合成系统的子模块挺直调用，实现ip核的复用。1 系统结构数据采集控制器主要分为发送机制和接收机制两部分。在传统的模拟仿真系统中，发送机制负责将模拟仿真系统主机控制程序模拟运算的数据传给事先定义的变量，通过专用接口卡将其放在肯定内存地址单元中，再借助智能双端口的工控机将数据发至前端，以驱动前端设备(如仪表、显示灯等)举行显示，或使前端设备(如开关、阀门、等)举行动作；接收机制与之相反，即实时地将先前端工控机采集的模拟设备的动作量和状态量(包括模拟实际状况的温度量、压力气等)读到计算机内存地址单元中，并通过专写程序把这些变量值转换成主控程序所需要的数据。

3、前端设备种类繁多，因此实际中需有针对性地举行设计，以实现工控机对前端设备的控制。此外，工控机与主机之间还必需通过专用接口举行通信，1所示。其结构复杂，不利于设计和调试，同时降低了模拟仿真系统的实时性和效率。本文设计的ip 核将传统结构中工控机和接口卡两级的数据采集控制系统结合起来，设计了一个集成的控制器，由其彻低担当主机与前端设备的数据交换与通相信务。这样，主机仅负责对囫囵系统的监控以及对模拟仿真模型的规格运算，而不再分出资源来管理前端模拟设备的控制和数据采集，从而降低了系统的复杂度。结构2所示。2 系统设计基于前述数据采集控制过程，本ip核分发送数据和采集数据两种处理机制举行设计。相应地，将

4、本ip核内部划分为ip核控制规律模块、数据模式转换模块、网络通信模块、寄存器模块、模块以准时钟模块六部分。其互相关系3所示。主要模块功能及其特征描述如下：(1)ip核控制规律模块：负责囫囵ip核的控制与运行，当接收到主机发来的工作指令后，该模块按照指令的种类（发送数据或采集数据）向相应的模块发送控制指令；浮现异样时，本模块按照事先定义好的规章对异样状况举行处理；(2)数据模式转换模块：该模块在接收到ip核控制规律模块发来的工作指令后，启动数字信号模拟信号的转换；(3)网络通信模块：采纳专用的迅速以太网控制器，利用其内部集成的控制器及协议栈，可以便利地与前端模拟设备衔接通信；同时利用其支持10/

5、100 m全双工传输模式的性能，实现迅速收发数据的目的；(4)寄存器模块：包括寄存器拜访和寄存器单元两部分。寄存器拜访部分的作用在于，当寄存器拜访程序被ip核控制规律选中调用时，ip核控制规律可通过其对寄存器单元举行读或写操作拜访；寄存器单元部分作为发送或采集机制流水线工作时，数据流淌的中间暂存介质。基于本系统的设计目标，挑选sdram作为寄存器单元的硬件支撑，因其读写时序较复杂，需在本系统中集成专用的sdram控制器ip 核与其对接；(5)总线模块：负责各模块之间信息的传输，如提供avalon接口供寄存器拜访时用法，它用法avalon必须的信号来拜访寄存器，并支持任务规律传输类型；(6)时钟

6、模块：产生相应频率的时钟供应ip核，时钟的频率由系统时钟频率分频所得。3 系统实现本ip 核功能规律的设计基于其任务规律定制的基本功能和技术指标。本设计的任务规律主要完成对模拟仿真系统前端模拟设备发送命令以及采集前端模拟设备状态量数据。其功能规律也基于发送命令和接收数据两个数据流来设计，4所示。为避开高速、高频系统时序中常存在的竞争、毛刺危急以及建立与保持时光相抵触等问题，本ip核采纳同步设计的计划。同时，为解决实际中仍会常常浮现系统产生毛刺和时钟偏斜等问题。本ip核中拟将时钟控制改为触发器输入允许，将时钟挑选改为自立的时钟分析。为加快本设计的运行速度及处理效率，本ip核的设计以功能规律处理机

7、制为基础，分离对发送流程和接收流程设计状态机并实现。在发送流程的状态转换过程中，共有6个状态，5所示。ip核的控制规律推断来自主机的发送数据指令后，首先检查其各功能模块的预备状况，假如预备好，即开头发送数据，从寄存器单元中取出待发送数据并送至网络通信模块，由其发送至前端模拟设备。在此过程中，不断检测发送完成标记位dataend，假如该标记位变为有效则表示发送胜利，将此信息反馈给主机并进入下一工作周期等待状态；假如超时该标记位仍未变幻，则反馈回主机发送失败的信息，并哀求重发。相应地，6所示，接收流程的状态转换过程有7个状态。其工作大致与发送流程相同，只是接收数据从寄存器单元读出后，要先经过数据模

8、式的转换后，再发送给主机用法。4 仿真与验证本文选用公司的cyclone系列的ep1c12240c8器件，并在7.2环境下采纳语言实现前述ip 核的计划设计。ip核设计完成后，利用sopc builder对其举行功能仿真和时序分析。在仿真测试中，以按键模拟实际开关动作；以数码数值变幻模拟实际仪器仪表或动作，分离对该ip核的发送和接收功能举行仿真测试。本ip核发送功能仿真测试所得波形7所示。系统的时钟允许信号clockena有效后，系统寄存器有效信号memoena及寄存器读信号memord相继变为有效，系统在ip 核处理规律给动身送信号sdena之后开头发送寄存器中读出的数据。在此过程中，不断检测发送完成信号dataend及超时控制信号timechip，如dataend有效则停止发送，如前述两信号同时有效或直到timechip信号变为有效，则停止本次发送，向ip 核处理规律反馈重发信号retry。同理，ip 核接收功能仿真测试所得波形8所示。通过分析波形可以得出，ip 核处理过程与