TS101S型DSP与PCI总线的简易接口设计精

1、TS101S型DSP与 PCI总线的简易接口设计摘要：介绍AnalogDevice公司的TS101S型 DSP与 PCI的接口方式，分析其硬 件组成及工作方式，给出TS101S与 PCI9054型总线接口电路实现接口的硬件原 理。关键词：数字信号处理器 TS101SPCI9054接口 1引言DSP+PC数字信号处 理方案可利用PC的强大功能实现对DSP的操作控制、数据分析和操作监视等。 例如系统无需再有专门的人机界面（如键盘、监视屏），只需将数据上传至 PC 中显示即可。也可将PC作为主控机实现对数据流上下行的控制和工作模式选择分析其硬件组成及工作方式，给出 的硬件原理。摘要：介绍Analog

2、 Device 公司的TS101S型DSP与 PCI的接口方式，TS101S与PCI9054型总线接口电路实现接口关键词：数字信号处理器TS101S PCI9054 接口1 引言PC的强大功能实现对DSP的操作控制、数据DSP+P C数字信号处理方案可利用 分析和操作监视等。例如系统无需再有专门的人机界面（如键盘、监视屏）， 只需将数据上传至PC中显示即可。也可将PC作为主控机实现对数据流上下行 的控制和工作模式选择等。DS P+PC方案能充分满足数字图像、语音处理、高 速实时数据处理等领域的应用，为 DSP系统的低成本实现提供了解决方案。2 TS101S 型 DSP介绍本系统采用美国 Ana

3、log Device 公司的高性能 TIGERSHARC 101（S 简称 TS101S作为主处理器。TS101S处理器劫持32bit和64bit浮点，以及8、16、 32和 64bit 定点处理。它的静态超量结构使其每周期能执行多达 4条指 令，进行 24 个 16bit 定点运算和 6 个浮点运行。其内部有 3 条相互独立的 128bit 宽数据总线，每条连接 3个 2Mbit 内部存储块中的一个，提供 4字节的 数据、指令、I/O访问和14.4Gbyte/s的内部存储带宽。以300MHz时钟运行 时，其内核指令周期为3.3ns。在发挥其单指令多数据特点后，TS101S每秒可 以进行了 2

4、4亿次40bitMAC运算或6亿次80bitMAC运算。以300MHz时钟运行 时，完成1024点复数FFT （基2）仅需32.78卩s, 1024点输入50抽头FIR需 91.67卩s。TS101S有强大的链路口传输功能，每个链路口传输速度达到 250Mbyte/s 。总的链路数据率达 1Gbyte/s（4 个链路口），超过了外部口的传输 速率（ 800Mbyte/s ）。3 PCI 介绍P C I（ Peripheral Component Interconnect）总线是一种不依附于某个具体处理器的高性能局部总线，因此开发 PCI 设备可独立于处理器，具体由一个桥接 电路（PCI桥）实现

5、对这一层的管理，并实现上下之间的接口数据传送。可以 把 PCI 桥描述为实现通用总线与 PCI 总线的地址映射、协议转换、数据缓存等 功能的逻辑接口。31 PCI 桥的实现开发者可以根据PCI总线规范所定义的电气特性、时序要求来进行接口设计。 一种方式是使用可编程逻辑器件（FP GA/C PLD根据实际需要的功能来设计，这 种方式的成本低、灵活性高，但需要对PCI总线协议有充分的掌握，或者需要生产可编程逻辑器件的厂商提供 PCI 接口功能 模块。由于 PCI 总线的规范较复 杂，一般用户都会选择专用的 PCI接口电路，无需详细理解底层的 PCI总线协 议，而只理解到应用层即可。因此，本文介绍的

6、系统采用后一种方案，PCI接口电路采用现在市场上使用较普通的 PLX公司的PCI9054。32 PCI9054PCI9054采用先进的PLX数据流水线结构技术，是32位、33MHZ勺PCI总线主 I/O加速器，符合PCI本地总线规范2.2版，有M C J三种模式。针对不同 的处理器及局总线特性可选，尽量减少中间逻辑；具有可选的串行E2P R0接口，本地总线时钟可和 PCI时钟异步。PCI9054内部有6种可编程的FIFO，以 实现零等待突发传输及本地总线和 PCI 总线之间的异步操作，支持主模式、从 模式、DMA专输方式，功能强大，可应用于适配卡和嵌入式系统。4 DSP+PCI应用实例DSP+

7、PC数字信号处理系统的组成如图1所示。模块信号先输入模/数转换器， 然后经过由CPLD锁存数据到DSP1经链路口到DSP2数据处理完后再通过PCI9054把数据传到PC 此外CPLD还作为PCI9054与TS101S的接口逻辑转 换。采用PCI9054与单个TS101S之间放置双口 RAM乍为缓存的接口方式。DSP 采用EPROI加载方案。本系统的特点是以尽量简单的方式来实现系统功能，因此采用了DS P间链路的口互连方式，这样一来，每对链路口互连仅需 10条信号线，而采用总线 互连方式时需超过100条信号线，可大大简化PCB板的复杂度。二个DSP间保 留2个链路通道，总数据速率可达 500Mb

8、yte/s。路口互连是AD®系统的特有 功能，也是ADSR处理器能以低成本组成多片高性能信号处理机的主要原因。4. 1 TS101S与 PCI9054的接口由于TS101S没有专门的PCI接口，而PCI9054也仅在M模式下才能实现与 MPC85或 PowerQUICC等 Motrola 电路的无缝连接，因此，TS101S与 PCI9054 之间需要可编程逻辑器件进行逻辑转换。出于对研制周期的考虑，采用一种较 为简便的通信方式：在 DSP与 PCI桥间插入一个双口 RAM双口 RAMH端的地址数据线接ISI101S，另一端的地址数据线接 PCI9054通过双口 RAM专换数 据，并作

9、为公共访问缓冲区。这样，PCI桥与DSP之间的访问成为间接，可以 大大削弹对PCI的时序要求，DSP与 PCI之间只需少量的信号通过CPLD来实现 逻辑转换，而无需总线仲裁，这种方式的时序简单，控制信号较少，DSP与CPLD编程简单，应用更为方便。双口 RAM勺型号为IDT70261，容量为 16k×16bit 。PCI9054的工作方式为从模式，驱动方为 PC数字信号处理机作为LOCALS的 主机，中间由公用的双口 RAM进行读写操作。在时序上，只需几个简单的控制 信号进行握手即可实现双向数据传输。由PC主动发出读写命令，可根据需要实 现单字节读写，在大多数系统中，这种方式

10、已经满足要求。具体的接口电路如 图 2 所示。PIC9054局部总线侧的信号功能如下所述。LHOLD总线请求信号，由PCI9054驱动，高电平有效，有效时表明其正在使用 本地总线。LHOLDA总线请求应答，由LOCALS设备驱动，在LHOLD有效后一个周期有 效，直至LHOLDC效后才无效，以向PCI9054表明LOCAI端未占用总线。此后地址线有效。USER：o 用户输出信号， 求。USER：i 用户输入信号， 号。ADS地址阈门信号，低电平有效，表明一个总线访问周期的开始，第一个时钟 有效，持续一个 LCLK，由PCI9054驱动，弓I入CPLD作为DSP的外部中断请由外部设备驱动，P C

11、I9054可查询到外部设备发出的信LW/R 读写信号，由PCI9054驱动。READY从模式下为输入信号，当一个访问周期结束时，LOCALS的设备要向PCI9054发出READ信号，表明完成本次访问，可开始下一轮访问。42 系统工作方式由于本系统采用RAM缓冲方式，因此PCI9054和DSP间只需握手信号即可。通 过DSP的外部中断IRQ和标志引脚FLAG以及PCI9054的用户输入/输出 USERi/USERO目互配合实现握手，可实现基本的单字节读写，如果需要更复杂 的功能，可以加上控制字来实现。地址映射是双口RAM的数据宽度为16位，PCI9054地址的LA1-LA14分别接RAM勺ADD

12、0-ADD1,3 PCI映射空间的偏移地址 为0-7FFEH偶地址有效。LA15引入CPLD后可作为双口 RAM勺片选信号。建立通讯的过程是 PCI9054发送LHOLD言号，CPLD返回LHOLDA!号；PCI9054发出ADS信号，表示一次读写操作开始，此时 CPLD锁存读写信号LW/R并转 换为RAM的R/W或 0E信号；CPLD合PCI9054发送READYc效信号，使其保持 等待状态。信号握手的实现过程是：PCI9054向RAM写数据PCI9054通过USER（发出握手请求到CPLACPLD向DSP的IRQ发出中断信号DSP向应中断DSP读RAM数据。DSP向 RAM写数据DSP通过

13、FLAG发出握手请求到 CPLCPLD向PCI9054的 USERi发出中断信号PCI9054查询到中断PCI9054或RAM数据。时序如图3 所示。图3CPLD的程序如下:Library IEEE;Use IEEE.STD_LOGIC_1164.all;Use IEEE.STD_LOGIC_unsigned.all;Use IEEE.std_logic_arith.all;ENTITY PCI ISPORT(ADS:IN STD_LOGIC;LCLK:IN STD_LOGIC;LWR:IN STD_LOGIC;LHOLD:IN STD_LOGIC;LHOLDAO: UTSTD_LOGIC;R

14、EADY:OUT STD_LOGIC;OE:OUT STD_LOGIC;RW:OUT STD_LOGIC);END PCI;ARCHITECTURE PCI_arch OF PCI ISSIGNAL signal_0:STD_LOGIC;BEGINPROCESS(LCLK)BEGINIF LCLK'EVENT AND LCLK='1'THENIF LHOLD='1'THENIF ADS='0'THENSignal_0& lt ;='1'ELSIF ADS='1'THENSignal_0<=&#

15、39;0'END IF;END IF;END IF;IF LCLK'EVENT AND LCLK='1'THENIF LHOLD='1'THENIF LWR='0'THENOE<='0'RW<='1'ELSIF LWR='1'THENOE<='1'RW<='0'END IF;END IF;END IF;IF LCLK'EVENT AND LCLK='0'THENIF LHOLD='1'THENIF signal_0='1'THENREADY<='0'ELSIF signal_0='0'THENREADY<='1'END IF;END IF;END IF;END PROCESS;PROCESS(LCLK,LHOLD)BEGINIF LCLK'EVENT AND LCLK=