EDA课程设计论文(VHDL语言)--数字钟

1、EDA课程设计论文(VHDL语言-数字钟标签:eda课程设计 vhdl 数字钟 eda设计论文一、设计要求说明设计并实现具有一定功能的数字小系统(数字钟要求:1、对所有设计的小系统能够正确分析;2、基于VHDL语言描述系统的功能;3、在quartus 2环境中编译通过;4、仿真通过并得到正确的波形;5、给出相应的设计报告。难度要求:至少有2层电路,底层电路至少有4中元件。二、方案论证该数字钟可以实现3个功能:计时功能、整点报时功能和重置时间功能,因此有3个子模块:计时、报时(alarm1、重置时间(s1、m1、h1、d1。其中计时模块有4部分构成:秒计时器(second1、分计时器(minut

2、e1、时计时器(hour1和星期计时器(day1。秒计时器(second1是由一个60进制的计数器构成的,具有清0、置数和计数功能。其中reset 为清0信号,当reset为0时,秒计时器清0;set 为置数信号,当set为0时,秒计时器置数,置s1的值。clk为驱动秒计时器的时钟,sec为秒计时器的输出,ensec为秒计时器的进位信号,作为下一级的时钟输入信号。分计时器(minute1是由一个60进制的计数器构成的,具有清0、置数和计数功能。其中reset 为清0信号,当reset为0时,分计时器清0;set 为置数信号,当set为0时,分计时器置数,置m1的值。 clkm为驱动分计时器工作

3、的时钟,与ensec相连接;min为分计时器的输出;enmin为分计时器的进位信号,作为下一级的时钟输入信号。时计时器(hour1是由一个24进制的计数器构成的,具有清0、置数和计数功能。其中reset 为清0信号,当reset为0时,时计时器清0;set 为置数信号,当set为0时,时计时器置数,置h1的值。 clkh为驱动时计时器工作的时钟,与enmin相连接;hour为时计时器的输出;enhour为时计时器的进位信号,作为下一级的时钟输入信号。星期计时器( day1是由一个7进制的计数器构成的,具有清0、置数和计数功能。其中reset 为清0信号,当reset为0时,星期计时器清0;se

4、t 为置数信号,当set为0时,星期计时器置数,置d1的值。 clkd为驱动星期计时器工作的时钟,与enhour相连接;day为星期计时器的输出。报时模块(alarm1的功能是当整点(将min作为该模块的输入信号,min=00时,alarm输出高电平,并且持续1分钟。数字钟的工作原理图如下所示:见相册“EDA课程设计论文-数字钟-仿真波形”图1三、各模块设计1、秒计时器(second1Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Enti

5、ty second1 isPort(clk,set,reset:in std_logic;S1:in std_logic_vector(7 downto 0; 置数端(秒Sec:buffer std_logic_vector(7 downto 0; 秒输出端Ensec:out std_logic; 秒计时器的进位,用来驱动分计时器End;Architecture a of second1 isBeginProcess(clk,reset,set,s1BeginIf reset='0' then sec<="00000000" 对秒计时器清0Elsif

6、set='0' then sec<=s1; 对秒计时器置s1的数Elsif clk'event and clk='1' thenif sec=59 then sec<="00000000"ensec<='1' 重复计数并产生进位 else sec<=sec+1;ensec<='0' 以驱动下一级end if;end if;End process;End;2、分计时器(minute1略.3、时计时器(hour1Library ieee;Use ieee.std_logic_1

7、164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity hour1 isPort(clkh,set,reset:in std_logic;h1:in std_logic_vector(7 downto 0; 置数端(时hour:buffer std_logic_vector(7 downto 0; 时输出端Enhour:out std_logic; 时计时器的进位,用来驱动星期计时器End;Architecture a of hour1 isBeginProcess(clkh,reset,set,h

8、1BeginIf reset='0' then hour<="00000000" 对时计时器清0Elsif set='0' then hour<=h1; 对时计时器置h1的数Elsif clkh'event and clkh='1' thenif hour=23 then hour<="00000000"enhour<='1' 重复计数else hour<=hour+1;enhour<='0' 并产生进位以驱动下一级end if;e

9、nd if;End process;End;4、星期计时器(day1Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity day1 isPort(clkd,set,reset:in std_logic;d1:in std_logic_vector(2 downto 0; 置数端(星期day:buffer std_logic_vector(2 downto 0; 星期输出端end;Architecture a of day1 isBe

10、ginProcess(clkd,reset,set,d1BeginIf reset='0' then day<="000" 对星期计时器清0Elsif set='0' then day<=d1; 对星期计时器置d1的数 Elsif clkd'event and clkd='1' thenIf day=6 then day<="000" 重复计数Else day<=day+1;End if;End if;End process;End;5、报时模块(alarm1Library

11、ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity alarm1 isPort(reset:in std_logic;Min:in std_logic_vector(7 downto 0;Alarm:out std_logic; 输出的报时信号End;Architecture a of alarm1 isBeginAlarm<='1' when min="00000000" and reset='

12、1' else 当分为0且清0'0' 信号无效时,输出高电平并持续至分不为0 end;四、系统设计将上述5个程序作为底层文件,存放在同一个文件夹中,然后按下面的图将这几个文件连接起来,并用元件例化语句编写顶层文件的程序,如下:见相册“EDA课程设计论文-数字钟-仿真波形”图2Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity topclock isPort(clk,reset,set:in std_logi

13、c;S1,m1,h1:in std_logic_vector(7 downto 0;D1: in std_logic_vector(2 downto 0;Alarm:out std_logic;Sec,min,hour:buffer std_logic_vector(7 downto 0;Day:out std_logic_vector(2 downto 0;End;Architecture one of topclock isComponent second1 秒元件的例化Port(clk,reset,set: in std_logic;S1: in std_logic_vector(7 d

14、ownto 0;Sec:buffer std_logic_vector(7 downto 0;Ensec:out std_logic;End Component;Component minute1 分元件的例化Port(clkm,reset,set: in std_logic;m1: in std_logic_vector(7 downto 0;min:buffer std_logic_vector(7 downto 0;Enmin:out std_logic;End Component;Component hour1 时元件的例化Port(clkh,reset,set: in std_log

15、ic;h1: in std_logic_vector(7 downto 0;hour:buffer std_logic_vector(7 downto 0;Enhour:out std_logic;End Component;Component day1 星期元件的例化Port(clkd,reset,set: in std_logic;d1: in std_logic_vector(2 downto 0;day:buffer std_logic_vector(2 downto 0;End Component;Component alarm1 报时元件的例化Port(reset: in std_

16、logic;min: in std_logic_vector(7 downto 0;alarm:out std_logic;End Component;signal enm,enh,enda:std_logic; 秒分、分时、时星期之间的连接信号signal ena:std_logic_vector(7 downto 0; 分与报时之间的连接信号beginu1:second1 port map(reset=>reset,set=>set,s1=>s1,sec=>sec,clk=>clk, ensec=>enm;u2:minute1 port map(rese

17、t=>reset,set=>set,m1=>m1,min=>min, clkm=>enm,enmin=>enh;u3:hour1 port map(reset=>reset,set=>set,h1=>h1,hour=>hour, clkh=>enh,enhour=>enda;u4:day1 port map(reset=>reset,set=>set,d1=>d1,day=>day,clkd=>enda;u5:alarm1 port map(reset=>reset,min=>mi

18、n,alarm=>alarm;end;五、调试过程1、秒计时器(second1(Endtime为1us在秒计时器的clk输入一个周期为5ns的时钟信号;清0端(reset前面一小段(100ns为低电平,后面均为高电平;置数端(set前面一小段(200ns为低电平,后面均为高电平;秒重置端(s1可设置数值为50秒,保存波形图,进行仿真,产生如下波形:见相册“EDA课程设计论文-数字钟-仿真波形”图3由上述波形可以清楚的看到:当清0信号(reset无效时,秒计时器置数,从50秒开始计数,到59秒时回到0,并且从ensec输出一个高电平。2、分计时器(minute1(Endtime为1us在分

19、计时器的clkm输入一个周期为5ns的时钟信号;清0端(reset前面一小段(100ns为低电平,后面均为高电平;置数端(set前面一小段(200ns为低电平,后面均为高电平;分重置端(m1可设置数值为50分,保存波形图,进行仿真,产生如下波形:见相册“EDA课程设计论文-数字钟-仿真波形”图4由上述波形可以清楚的看到:当清0信号(reset无效时,分计时器置数,从50分开始计数,到59秒时回到0,并且从enmin输出一个高电平。3、时计时器(hour1(Endtime为1us在时计时器的clkh输入一个周期为5ns的时钟信号;清0端(reset前面一小段(100ns为低电平,后面均为高电平;

20、置数端(set前面一小段(200ns为低电平,后面均为高电平;时重置端(h1可设置数值为20时,保存波形图,进行仿真,产生如下波形:见相册“EDA课程设计论文-数字钟-仿真波形”图5由上述波形可以清楚的看到:当清0信号(reset无效时,时计时器置数,从20时开始计数,到23时回到0,并且从enhour输出一个高电平。4、星期计时器(day1(Endtime为1us在星期计时器的clkd输入一个周期为5ns的时钟信号;清0端(reset前面一小段(100ns为低电平,后面均为高电平;置数端(set前面一小段(200ns为低电平,后面均为高电平;星期重置端(d1可设置数值为4(星期四,保存波形图

21、,进行仿真,产生如下波形:见相册“EDA课程设计论文-数字钟-仿真波形”图6由上述波形可以清楚的看到:当清0信号(reset无效时,星期计时器置数,从星期四开始计数,到星期六时回到0。5、报时模块(alarm1清0端(reset前面一小段(200ns为低电平,后面均为高电平;设置min的值,使其分别为58分、59分、00分、01分、02分、03分,保存波形图,进行仿真,产生如下波形:见相册“EDA课程设计论文-数字钟-仿真波形”图7由上述波形可以清楚的看到:alarm在0分时输出高电平,并且持续至min不为0。6、系统总调试(topclock(Endtime为10us在秒计时器的clk输入一个

22、周期为5ns的时钟信号;清0端(reset前面一小段(40ns为低电平,后面均为高电平;置数端(set前面一小段(60ns为低电平,后面均为高电平;秒重置端(s1可设置数值为50秒,分重置端(m1可设置数值为57分, 时重置端(h1可设置数值为23时, 星期重置端(d1可设置数值为6(星期六;保存波形图,进行仿真,产生如下波形:见相册“EDA课程设计论文-数字钟-仿真波形”图8由上述波形可以清楚的看到:当reset为0时,数字钟清0;当set为1时,数字钟置数,其值为星期六、23时、57分、50秒。见相册“EDA课程设计论文-数字钟-仿真波形”图9由上述波形可以清楚的看到:秒计时器开始计时,当到达59秒后,秒计时器sec又从0开始计时,同时分钟min加了1,为58分。见相册“EDA课程设计论文-数字钟-仿真波形”图10由上述波形可以清楚的看到:分计时器开始计时,当到达59分后,分计时器min又从0开始计时,同时小时hour加了1,为24时,即时计时器hour也又从0开始计时,而此时星期计时器day也由6加1后回0,又从0开始计时。当分计时器min为0时,alarm输出一个高电平,