数字下变频FPGA实现

1、基于FPGA的宽带数字接收机变带宽数字下变频器设计作者:王晓导师:夏威韩春林(电子科技大学电子工程学院,成都,611731摘要:数字下变频器(Digital Down-Converter,DDC是宽带数字接收机的重要组成部分,本文基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器(VB-DDC。该VB-DDC结合了传统数字下变频结构与多相滤波结构的优点,实现了对输入中频信号的高效高速处理,同时可以在较大范围内对信号处理带宽进行灵活配置。硬件调试结果验证了本设计的有效性。关键词:带宽可变;DDC;多相滤波;FPGAAn FPGA

2、Implementation of Variable-Bandwidth Digital Down-Converter in Wideband Digital ReceiverAuthor: WANG XiaoTutor: XIA Wei, HAN Chunlin(School of Electronic Engineering, University of Electronic Science and Technology of China , Chengdu , 611731 Abstract:Digital Down-Converter is an important part of W

3、ideband Digital Receivers. The Variable-Bandwidth Digital Down-Converter (VB-DDC ,which is suitable for Wideband Digital Receiver, is implemented in FPGA chip Stratix II EP2S60F672C4. The VB-DDC combines the advantages of traditional digital down-conversion architectures and poly-phase filter archit

4、ectures, realizes efficient high-speed processing for input IF signal, and could configure the bandwidth of signal processing flexibly in a large range.Hardware test result shows the effectiveness of this design.Key words: variable-bandwidth; DDC; poly-phase filter; FPGA1引言数字下变频器(Digital Down-Conver

5、ter,DDC是宽带数字接收机的重要组成部分,是连接高速A/D变换器与后级数字信号处理器(DSP之间的桥梁,所以其运算速度直接影响了A/D最高采样率的确定,同时也决定了接收机的最大处理带宽。宽带数字接收机要求能对多种带宽的输入信号进行处理,因此对DDC 提出了更高的要求:带宽可变。变带宽数字下变频器(Variable-Bandwidth Digital Down-Converter, VB-DDC 可以对多种带宽的输入信号进行处理,因此其在雷达、通信、电子侦察等有广泛应用。商用数字下变频器如intersil 公司单通道DDC :HSP50214B 等,虽然可以实现处理带宽可变,但是其最高输入数

6、据采样率只有65MHz 1本文基于Altera 公司的Stratix II EP2S60F672C4所设计的VB-DDC 结合了传统数字下变频结构与多相滤波结构的优点,实现了对输入中频信号的高效高速处理,同时可以在较大范围内对信号处理带宽进行灵活配置。当A/D 输出中频信号采样率为100MSPS 时,本文设计的这种VB-DDC 信号处理带宽可在40MHz8KHz 的范围内灵活配置,输出基带信号数据率可在50MSPS112KSPS 的范围内变化。,而且由于其采用多级级联积分梳状滤波器(Cascaded Integrator-Comb, CIC 的传统下变频结构,因此处理带宽较窄,不超过1MHz

7、,不适合作为宽带数字接收机的数字下变频器。基于多相滤波结构的宽带DDC 可以处理宽带信号,但是处理带宽一般固定,而且当需要处理信号的带宽很窄时,因为抽取因子变大,所需乘法器数目增多,但是乘法器的工作频率降低,所以其资源利用率很低。2 系统结构本文所设计的VB-DDC 用于如下图1所示的宽带数字接收机中频处理系统中,该系统硬件主要由1片FPGA :Altera 公司Stratix II 系列的EP2S60F672C4,AD 公司的宽带A/D 转换器AD6645(14Bit ,最高采样率达105MSPS 2本系统的数据流程如图1所示,A/D 采样的中频模拟信号输出至FPGA ,FPGA 中的VB-

8、DDC 将中频信号下变频至基带,再通过McBSP 接口将基带信号传给DSP 进行解调、功率谱估计等数字信号处理,最后DSP 再将结果通过以太网送至上位机PC 进行显示。同时,VB-DDC 可通过McBSP 接口接受上位机PC 传来的配置参数,实现DDC 的动态配置。,以及TI 公司的达芬奇系列数字信号处理器:TMS320DM6437。 图 1宽带数字接收机中频部分本文主要讨论该系统中的FPGA 部分,其内部各模块框图如图2所示。由图可见,本设计中的VB-DDC 可根据处理信号带宽要求,灵活选择下变频器结构为传统下变频结构的窄带DDC 或者基于多相滤波结构的宽带DDC ,或者联合使用两种结构。

9、图 2 FPGA 内部模块框图3 数字下变频技术1 数字下变频中的频谱搬移数字下变频的理论模型如图3所示,主要功能为以下三方面:第一,数字混频器将A/D 采样的数字中频信号和数控振荡器(NCO 产生的正交本振信号相乘,将特定频率的中频信号下变频至基带;第二,低通滤波以滤除带外噪声,提取有用信号;第三,改变采样速率,降低输出数据率,以利于后级DSP 处理。抽取因子变化范围越大(本设计抽取因子为2896,则可设计实现宽带或窄带VB-DDC 的灵活性越高。I Q图 3 数字下变频理论模型数字下变频对输入实信号的频谱搬移过程如图4所示,其中图4(c 中的阴影部分为图2中低通滤波后信号(d 的频谱。 (

10、b 复本振信号频谱(a下变频前实信号频谱(c混频后的信号频谱11111图 4 数字下变频完成的频谱搬移2 数字下变频器两种典型结构 a 传统窄带数字下变频结构图 5 传统窄带数字下变频结构传统的窄带数字下变频结构如图5所示,这种结构也是目前绝大多数商用数字下变频器采用的。A/D 采样得到的数字中频信号输入DDC 后,先与NCO 产生的两路正交本振信号相乘,将数字中频信号混频到基带。由于A/D 的采样速率较高(本设计中中频信号采样率s f =100MHz,而混频后得到的数据率和采样速率是一致的(100MSPS ,后级的DSP 很难达到这个处理速率,因此先通过级联积分梳状滤波器(CIC 和半带滤波

11、器(HB 进行大的抽取,使数据率快速降下来,再由FIR 进行滤波。CIC 滤波器的系数都为1,因此只有加减运算,没有乘法运算,硬件实现时可达到很高的处理速率,很适合作抽取系统中的第一级抽取和进行大的抽取因子的工作。但是CIC 滤波器的过渡带和阻带衰减特性不是很好,通常需要采用多级CIC 级联的方法加大阻带的衰减。同时由于CIC 滤波器的通带很窄,使其不适合用作宽带数字下变频器。HB 滤波器的滤波器系数近一半为零,可以节省近一半的乘法器,因此被作为第二级低通滤波和抽取。HB 的抽取因子固定为2,特别适合采样率降低一半的要求。通过CIC 和HB 滤波抽取后,基带信号由最初的高数据率被降到较低的速率

12、,适于后级DSP 处理。FIR 滤波器的主要用途是对整个信道进行整形滤波。b 基于多相滤波的宽带数字下变频结构多相滤波结构是一种高效的FIR 实现方式,其基本原理如下3在FIR 滤波器中,转移函数为: 。(nn H z h n z+= (1对(1重新组合得: 10(D k D nk n H z z h nD k z+=+ (2令(10,0,1,.1D nk n E z h nD k z k D =+= (3将(3式代入(2式可得:(10D k D k k H z z E z =(4式(4即为(H z 的多相滤波表达式。若将其和抽取器相结合,则可得抽取器多相滤波的高效结构如图6所示。由图可见,此

13、种结构的滤波在抽取之后进行,可大大降低对硬件的速度要求。在多相滤波结构中,滤波器阶数由原来的转移函数的N 个减少到现在每个分支上的/N D 个,可以减少滤波运算的累积误差,提高运算精度。多相滤波结构的数字下变频器在抽取倍数D 很大时,所需低通滤波器阶数会很高,需要很多乘法器单元,乃至无法实现。所以本文结合了多相滤波结构与传统窄带数字下变频结构各自的优点,实现了在现有硬件条件下性能与资源的平衡。 图 6 抽取器多相滤波的高效结构4 基于CORDIC 算法的NCO 模块NCO 的主要功能就是产生一个理想的频率可变的正弦或余弦序列。数学表达式如下:(cos(2,0,1,2.LOSf S n n n

14、f =××=(5式中LO f 为本振频率;S f 为DDC 输入信号的中频信号采样频率。在本设计中,LO f 要求动态可变,S f 为100MHz 。输入中频信号与其相乘完成混频运算。 Altera 推荐使用现成的或经过测试的宏功能模块、IP 内核,用来增强已有的HDL 的设计方法。所以本设计的NCO 使用Altera 提供的NCO IP 内核,基于CORDIC 算法实现以节省RAM 资源。当NCO 输出本振频率为32.4MHz 时,输出信号的频率响应如图7所示。由图可见,NCO 输出信号的质量是令人满意的。数字混频器即乘法器使用硬件乘法器单元,其速度比LE 搭建的乘法器有

15、较大优势,能够满足100MHz 的运算速度要求。NCO 部分的实现如图8所示,A/D 送来的14bits 精度的输入信号与NCO 产生的18bits 正弦样本信号和余弦样本信号以100MHz 的速率相乘,就完成了输入信号与本振信号的混频运算,输出为32bits 有符号数I 、Q 。NCO 的频率分辨率计算公式为:2bsLO n f f = (6其中b n 为相位累加器位宽,当设计满足频率分辨率小于1Hz 时,622log (log (1001026.58b s n f =×=,因此相位累加字(phi_inc_i 宽度取27bits,通过改变相位累加的值可以改变NCO 输出本振信号的频

16、率LO f ,其计算公式为:_2b n LOsf phi inc i f =×。例如,当NCO 输出本振频率为32.4MHz 时,627632.410_24348654410010phi inc i×=×=×。下面对NCO 部分进行仿真,仿真时先使用MATLAB 产生一中频32.4MHz ,采样率100MHz ,带宽为5MHz 的线性调频(LFM 信号,在Modelsim 中功能仿真结果如图9所示,图中indata 为14bits 输入中频信号,IJ 、QJ 为NCO 输出信号I 、Q 截取高24bits 。将NCO 模块经Modelsim 功能仿真混频

17、后输出信号IJ 、QJ 数据导出至MATLAB 中进行频域分析结果如图10所示。图11为MATLAB 仿真的经理想NCO 混频后的输出信号频谱。通过对比,使用Altera 提供的NCO IP 内核的混频效果非常理想。图 7 NCO 输出本振信号频率响应图 8 NCO 部分FPGA 实现框图 图 9 NCO 模块仿真波形图图 10 Modelsim 仿真NCO 混频后输出信号频 图 11 MATLAB 仿真NCO 混频后输出信号频谱5 窄带滤波器组模块窄带滤波器组模块基于传统数字下变频结构,其内部框图如下图12所示。为了实现滤波器组处理带宽可变,HB 及FIR 滤波器的滤波器系数均可变,并且CI

18、C 滤波器的抽取因子可以在232范围内灵活选择,FIR 滤波器输出后也可选择直接输出至下级或者2倍抽取后输出至下级。这样窄带滤波器组总的抽取因子可在4128范围内变化,即可根据信号处理带宽使输出数据率在25MSPS0.78125MSPS 之间灵活改变,实现窄带VB-DDC 的功能。下面分别介绍滤波器组中各个模块的实现。 图 12窄带DDC 滤波器组1 五级CIC 滤波器CIC 滤波器冲击响应如下:1,01(0,n D h n others =(7(7式中,D 为CIC 滤波器的阶数(同时也为CIC 抽取器的抽取因子。CIC 滤波器的Z 变换为:11211(1(1D nDn H z h n zz

19、 H z H z z=(8H(z的原理如图13所示,CIC 滤波器只有加减运算,没有乘除运算,很适合做高速抽取滤波器。但是单级CIC 的旁瓣电平只比主瓣电平低13.46dB,阻带衰减很差,难以满足要求。为了降低旁瓣电平,采用多级CIC级联,根据抽取器等效结构,多级CIC抽取器的等效结构如图14所示。五级CIC滤波器(D=4的幅频和相频响应如图15所示,阻带衰减达到了67dB左右。本文设计的CIC滤波器模块为5级CIC级联,抽取因子可在D=232之间变化。MATLAB产生的100MHz采样率中频32.4MHz带宽80KHz的LFM信号,经过NCO混频后输入CIC滤波器模块,当抽取因子选择D=32

20、时,在Modelsim 中的仿真波形如图16所示。图中,IJ、QJ为NCO混频之后的信号,CIC模块输出为cic_out_I和cic_out_Q,其数据率已经下降为输入的1/32。 图13 单级CIC滤波器原理框图 图14 多级CIC抽取器等效结构 图15 5级CIC滤波器幅频和相频响应(D=4图16 CIC模块仿真波形2 HB滤波器HB滤波器的通带宽度与阻带相等,且通带阻带纹波相等,即频率响应(jH e满足:A CS P=(9半带滤波器具有性质如下:(1(j jH e H e=(10/2(0.5j H e = (111,0(0,2,4,k h k k = =±± (12因

21、此半带滤波器的冲激响应除了零点不为0外,在其余偶数点全为0,在硬件实现时可以节省近一半的乘法器资源。而且由于HB 滤波器的通带宽度与阻带相等,在进行2倍抽取时不会造成输出信号频谱混叠,适合于高速实时信号处理。本文设计的HB 滤波器结合使用时钟选择算法43636×与FIR 对称结构如图17所示,只使用了8个的乘法器便实现了27阶的24位输入HB 滤波器。而且由于使用了时钟选择算法,加法器与乘法器的运算速度只有输入数据的一半,更进一步提高了HB 滤波器的实时处理能力。 1/2clk图 17 HB 滤波器子模块实现框图在MATLAB 中设计的HB 滤波器的频率响应如图18所示,将产生的HB

22、 滤波器的滤波器系数配置入HB 滤波器模块。将前文CIC 模块输出数据经HB 滤波器模块滤波,在Modelsim 中功能仿真波形如图19所示,HB_I_2和HB_Q_2分别为半带滤波器输出的I 分量和Q 分量。 图 18 27阶HB 滤波器幅频和相频响应 图 19 HB 模块仿真波形3 DA算法的64阶FIR滤波器本文设计的24位输入滤波器系数可变的64阶FIR滤波器采用分布式算法5 (Distributed Arithmetic,简称DA算法实现,在不使用一个硬件乘法器的条件下实现了64阶的FIR滤波器,为在FPGA中同时实现多相滤波结构的宽带滤波器模块节约出了宝贵的乘法器资源。24位输入滤

23、波器系数可变的DA算法64阶FIR滤波器FPGA实现结构如图20所示,输入的24位数据被分为3个8位数据进行处理,根据DA算法原理, FIR模块的处理时钟必须为输入数据频率的8倍。实际实现的FIR模块要求处理时钟为输入数据的10倍。根据Classic Timing Analyzer Tool的分析,如图21所示,FIR模块最高可以在250MHz的时钟下正常滤波。因此,输入的最高数据率应小于25MSPS,即经过CIC滤波器、HB滤波器两级滤波处理数据率应降到25MSPS以下,当AD采样率为100MSPS时,64阶FIR滤波器之前两级的总抽取倍数应该至少为4。图中的滤波器系数配置模块将输入的64阶

24、FIR滤波器系数经过计算配置入LUT查找表,实现了滤波器系数的动态配置。在MATLAB中设计的64阶FIR频率响应如图22所示,将产生的FIR滤波器的滤波器系数配置入FIR滤波器模块。前文HB模块输出数据率已经降为A/D 采样率的1/64,即100/64=1.5625MHz,满足64阶FIR滤波器模块滤波条件。将前文HB模块输出数据输入64阶FIR滤波器模块滤波处理,在Modelsim中功能仿真波形如图23所示。fir_i_out和fir_q_out为64阶FIR模块输出。 图20 DA算法的64阶FIR 滤波器FPGA实现结构框图 图21 Classic Timing Analyzer 对F

25、IR模块的时序分析结果 图22 64阶FIR滤波器幅频和相频响应图23 64阶FIR模块仿真波形6多相滤波结构的宽带滤波器由于窄带滤波器组第一级为CIC滤波器,其通带很窄,过渡带很宽,因此在实际中当需要增加信号处理带宽时,通常需要后接CIC补偿滤波器以增加通带宽度,减少过渡带宽。但是当CIC抽取因子变化时,CIC补偿滤波器结构也应变化,这增加了系统实现的复杂度。本文未采用CIC补偿滤波器,而是单独设计了一个基于多相滤波结构的宽带滤波器。当输入宽带信号时,经NCO混频后的I、Q信号选择输入宽带滤波器进行滤波,避免了CIC滤波器的不足,同时不但降低了系统实现的复杂度而且增加了DDC配置的灵活性。前

26、文分析了,基于DA算法的64阶FIR滤波器输入最高数据率为25MSPS,因此CIC滤波器与HB滤波器两级总的抽取因子至少为4,即CIC滤波器的抽取因子至少为2。但是实际中,当CIC滤波器的抽取因子为2时,CIC滤波器过渡带很宽,所以CIC滤波器抽取因子至少为4。当CIC抽取因子为4时,窄带滤波器组最大处理带宽取决于CIC滤波器通带宽度,因为CIC滤波器为第一级,因此其通带衰减越小则窄带滤波器组总的通带衰减越小,后面的HB滤波器与64阶FIR滤波器的通带波动则可以适当放宽,以利于提高整个窄带滤波器组的性能指标。由图15可得,当CIC抽取因子为4时,若输入信号带宽为1MHz,则CIC 通带衰减为0

27、.03dB,可以满足窄带滤波器组对整个信道带宽的滤波要求。因此在本设计中,当信号带宽大于1MHz时,由宽带滤波器处理。AD采样率100MSPS时,设计宽带滤波器:通带0.5MHz,阻带起始频率1.8MHz,通带波纹0.1dB,阻带抑制比为84dB,调用MATLAB中函数firpm设计滤波器,频率响应如图24所示。用函数firpmord计算所需的滤波器阶数为266。如果直接实现266阶的FIR滤波器所需硬件乘法器太多,本设计选用的FPGAEP2S60F672C4 共有144个18位乘法器6,但是仍然不能满足要求。因此,必须考虑等效的其他高效实现方式基于多相滤波的乘法器时分复用结构。 图 24 2

28、66阶FIR 滤波器频率响应前文已经简单介绍了多相滤波的原理,为了实现266阶的FIR 滤波器,多相因子取38,抽取因子取7。以I 路为例(Q 路完全一样如图34所示,为了实现多相滤波结构,连续的输入信号(x n 进入各个分支延时线,且被7倍抽取后形成分支滤波数据,设原型低通滤波器的系数为(0,(1,.,(265h h h ,对于第6#支路来说,6(E z 为一个38阶的滤波器,其系数为(6,(13,.,(265h h h ,所以有6(0(0(265(7(258.(259(6y x h x h x h =×+×+× 6(1(7(265(259(258.(266(6

29、y x h x h x h =×+×+×( 0y n (1y n (6y n图 25 多相滤波结构采用乘法器时分复用结构,复用因子为7,可以采用如图25,所示进行数据预存,存数时相当于分成38个独立而又串联的存储器顺序存取,当第一次38个存储器都存满之后,就可以从数据端的38个输出口(依次记为L1L38取数,从输出端观察每个时刻输出的数据,可知,第一个时刻从右至左38个输出口输出的数据依次为(0,(7,(14,.,(259x x x x,如果依次乘以(265,.,(13,(6h h h,并累加,则可得到6(0y;第二时刻输出的数据依次为(1,(8,(15,.,(2

30、60x x x x,并依次与(264,.,(12,(5h h h相乘累加,则可得到5(0y;以此类推,可得到完整的多相滤波输出。 数据输出端图26数据排序分组原理具体FPGA设计时,如图26所示的FIFO1FIFO38这38个独立的存储器用38个深度为7、位宽为18的FIFO来实现。FIFO的个数由多相因子决定,为了实现处理带宽可变,输出信号数据率可变,抽取因子可在17之间选择,FIFO 的深度由抽取因子决定可在17之间配置。根据上述的分析,由L1L38输出的数据应当乘以对应的滤波器系数,然后将这38个乘积累加,则可得到多相滤波的输出,如图27所示。 图27 多相滤波结构的具体实现MATLAB

31、产生的266阶原型低通滤波器系数,通过参数配置模块在DDC 开始工作前存入RAM中,在参数配置模块中有专门的RAM写操作控制逻辑。由于抽取因子可在17之间灵活配置,则滤波器总的阶数可在1×387×38,即38266之间变化,所以RAM中预存的滤波器系数应根据滤波器实际阶数不同灵活配置,多余的RAM存储空间置零。使用这种基于多相滤波的乘法器时分复用结构之后,I路共使用了38个18×18的乘法器,Q路相同。所以宽带滤波器模块总共使用了76个18×18位乘法器。NCO和窄带滤波器组共使用了66个18×18位乘法器,一共需要142个18×18

32、位乘法器。FPGA EP2S60F672C4 有144个18×18位硬件乘法器,所以能够满足设计需求。当输入带宽1MHz的LFM信号时,经NCO混频至后输出至基于多相滤波结构的266阶宽带滤波器滤波,在Modelsim中的仿真波形如图28所示,图中indata为输入数据,数据率为100MSPS。IJ、QJ为NCO混频之后的信号,宽带滤波器输出为I_out和Q_out,输出数据率已经降为输入数据率的1/7。 图28 基于多相滤波结构的266阶宽带滤波器仿真波形前文设计的窄带滤波器组,最大抽取倍数为128,当需要进一步降低输出数据率,处理更窄的信号带宽时,可以将64阶FIR滤波器抽取2倍

33、之后的输出接到基于多相滤波的宽带滤波器,这样最大抽取倍数可达128*7=896倍,信号处理带宽可以小于8KHz。将前文64阶FIR滤波器抽取2倍之后的输出:80KHz带宽的LFM基带信号,输入基于多相滤波结构的266阶宽带滤波器,滤波器系数同前,在Modelsim 中的仿真波形如图29所示。图中,div_i_out、div_q_out为64阶FIR滤波器抽取2倍之后的信号波形,I_out_F、Q_out_F为基于多相滤波的266阶宽带滤波器输出波形,此时的数据率已经降为AD采样率的1/896,即111.6KHz。从时域波形可以看出宽带滤波器将高频分量进行了衰减。 图29 Modelsim中8K

34、Hz带宽DDC仿真波形当基于多相滤波结构的宽带滤波器的抽取因子设为2时,滤波器阶数为×=76阶。在MATLAB中设计76阶FIR滤波器频率响应如图30所示,处理238信号带宽40MHz,将产生的滤波器系数配置入多相滤波模块的Ram滤波器系数表中。将采样率100MSPS带宽40MHz的八音信号(8个正弦信号频率分别为5MHz、10MHz、15MHz、20MHz、30MHz、35MHz、40MHz、45MHz频谱如图31所示,输入NCO混频后输出至基于多相滤波结构的76阶滤波器。在Modelsim中的功能仿真波形如图32所示,图中q为输入NCO的八音信号,IJ、QJ为NCO混频之后信号,

35、I_out、Q_out为76阶多相滤波输出信号,输出数据率已经降为50MSPS。 图30 76阶基于多相滤波结构的滤波器频率响应图31 输入带宽40MHz的八音信号频谱 图32 Modelsim中宽带滤波器仿真波形7时钟重配置模块由于FPGA中的多个模块分别工作在不同的时钟频率,当DDC处理带宽变化时,系统输出数据率要发生变化,因而各模块的输入时钟频率也要发生变化。为了实现各模块输入时钟的动态配置,本设计使用了Altera的IP核PLL的重配置功能(PLL Reconfiguration,并且使用了Altera提供的专门用于PLL重配置的IP核(ALTPLL_RECONFIG7时钟重配置模块如

36、图33所示,主要由三部分组成:锁相环IP核altpll、PLL 重配置IP核altpll_reconfig以及根据CIC抽取因子的不同对PLL重配置IP核进行设置的模块pll_config。,这大大降低了整个系统时钟设计的难度提高了DDC 的灵活性。 图 33 时钟重配置模块当CIC 模块抽取因子为20时,时钟重配置模块在SignalTap II 中硬件调试波形如图34所示。图中c0为64阶FIR 滤波器输入时钟、c1为半带滤波器输入时钟、c2为二倍抽取模块输入时钟、scandone 为配置成功标志。 图 34 时钟重配置模块硬件调试波形8 McBSP 接口模块McBSP 接口是TI DSP

37、的全双工串行接口,收发数据双缓冲以处理连续的数据流,并可独立配置收发部分8McBSP 接口可由内部时钟发生器或外部器件提供收/发时钟信号(CLKR/CLKX 及收/发帧同步信号(FSR/FSX。本设计为了简化FPGA 内部时序,以上信号均由FPGA 提供。本设计使用McBSP 接口传输DDC 下变频之后的基带信号,同时可通过其传输DSP 对DDC 的配置参数。在SignalTapII 中对McBSP 接口硬件调试如图35所示,其中outdata 为DSP 传至FPGA 的测试数据,由图可知数据为连续加1的32位数。图36为FPGA 发送至DSP 的数据,经分析其结果准确无误。 图35 McBS

38、P接口模块硬件调试波形 图36 DSP接收到的FPGA数据9系统总体调试与全文总结1 系统总体调试将以上各个模块按照图2 所示的关系组合在一起,构成FPGA顶层文件。经Quartus II全编译之后,编译报告如图37所示。本设计充分利用了EP2S60F672C4上丰富的乘法器资源,使设计的VB-DDC性能达到了最佳。 图37 系统资源占用情况在SignalTap II中对整个VB-DDC系统进行调试的波形如图38所示。调试时,先在Altera提供的IP核ROM中存入MATLAB仿真产生的14位LFM信号数据,信号带宽80KHz,中频为32.4MHz,以此模拟AD6645采样得到的数字中频信号。

39、 图38 VB-DDC硬件调试波形将64阶FIR滤波器输出fir_i_out和fir_q_out导入MATLAB进行频域分析如图39所示。通过对比MATLAB理论仿真结果(如图40所示,滤波器系数量化误差对输出结果产生了一定的影响,但是基于DA算法的64阶FIR滤波器模块依然是满足设计要求的。 图39 64阶FIR滤波器输出信号频谱图40 MATLAB仿真64阶FIR模块输出信号频谱图若将8KHz带宽的基于多相滤波的266阶滤波器级联在64阶FIR滤波器之后,硬件调试如图41所示,图中I_out、Q_out为64阶FIR滤波器输出抽取2倍之后的数据,I_out_F、Q_out_F为多相滤波器输

40、出其速率已经降为七分之一,将其导入MATLAB进行频域分析如图42所示,其与图43的MATLAB理论仿真结果对比,可得设计满足要求。若将采样率100MHz带宽40MHz的八音信号(其频谱如图29所示输入VB-DDC系统。在SignalTap II中硬件调试如图44所示,将宽带多相滤波器输出I_out_F、Q_out_F导入MATLAB进行频域分析如图45所示,其与图46的MATLAB理论仿真结果对比,可得设计满足要求。 图41 8KHz带宽多相滤波器输出波形 图42 8KHz带宽多相滤波器输出频谱图43MATLAB仿真8KHz带宽多相滤波器输出频谱 图44 40MHz带宽多相滤波器输出波形 图45宽带滤波器输出信号频谱图46 MATLAB仿真宽带滤波器输出信号频谱2 全文总结本文基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器(VB-DDC。该VB-DDC可根据处理信号带宽要求,灵活选择下变频器结构为传