印制线路板设计与布局布线_二_

1、 通用的 PCB 设计原则要求在所有元器件 、 印制线和 电源平面的下方都必须设置有 0V 平面,且 0V 平面的 覆盖区域要尽可能超出元器件 、 印制线和电源平面, 至少 应超出 3mm ,最好是 6mm 或是更多 。 面积更大的 0V 平面有助于降低 PCB 的电磁发射, 提高其抗扰度 。图 5F 在 PCB 上不使用 0V 平面的示例67姨 姨 姨 (m ,f max 的单位为 MHz , r 为 PCB 板介质所对应的相对介电 常数,对于使用 FR4材料的 PCB , 1MHz 以上频率对应 的 r 为 4.2。 所以,对于 FR4型 PCB , 0V 平面上的开孔 直径不能超过 1.

2、5/f max 。 比如,对于能够工作在 1GHz 的 PCB , 开孔的直径不能超过 1.5mm 。 对于大多数过孔 、 具 有引线的半导体和其他元器件而言, 1.5mm 并不是什么 问题, 但有些具有引线的元器件需要直径更大的过孔, 那 么 PCB 上对应的安装孔的直径就要大于 1.5mm 。 我们知 道, 孔的直径越大,EMC 问题就越严重, 要想得到一个覆盖整个 PCB 的 0V 平面, 还有一些 实际问题需要解决 。当我们采用的电路阻抗较高, 或电流 较小, 或需要与射频器件或射频传输线进行匹配等情况, 则有必要适当削减 0V 平面的面积 。 然而这样做却不利 于 PCB 的 EMC

3、 性能,必须采取其他措施对其进行弥补 (比如在 0V 平面不理想的区域使用双面 PCB 屏蔽装 置, 或是沿着区域的四周射频搭接到理想的 0V 平面。 相互平行的两个 0V 平面应通过过孔搭接到一起, 且搭接点的间距不能大于 /10(为最高关注频率对应 的波长 或 15/f max (f max 单位为 MHz 时, 间距单位为 m , f max 单位为 GHz 时, 间距单位为 mm 。 5.4.2仅在有必要的情况下使用散热焊盘在通孔镀层 PCB 上安装有引脚的元器件时, 元器件 管脚自动焊接到 PCB 上的过程中, PCB 良好的导热性会 吸收焊点的热量, 从而形成虚焊, 而使用散热焊盘

4、恰恰能 够解决虚焊的问题 。但使用散热焊盘时, 散热焊盘会在 PCB 的 0V 平面 上形成一个孔, 从而降低其 EMC 性能 。 所以, 只有在确实 需要提高自动焊接的可靠性时才能使用散热焊盘 。 使用 回流焊方式焊接的表面安装器件, 一般不使用散热焊盘, 因为对应的过孔或管脚引线已经足以使焊点的热量从过 孔充分地传递到 0V 平面 。然而, 有些 PCB 设计人员会在每一个 PCB 平面的连 接位置上都使用散热焊盘, 但现在 PCB 上元器件的安装 密度很高, 这样做无疑会增加 0V 平面的射频阻抗, 从而 降低 PCB 的 EMC 性能 。 另外, 散热焊盘只能应用于具有引脚 、且采用自

5、动焊接技术的元器件 。 5.4.3将 PCB 平面搭接到元器件 、 导线和机箱图 5G 给出了用于连接 0V 平面和电源平面的去耦 电容示例 。 所有元器件和平面之间的连接都必须遵循类 似的方式 。 长度仅 1mm 的印制线在 1GHz 频点就具有 约 6的感抗(10mm 印制线约有 60 , 所以, PCB 平 面的搭接印制线必须尽量短而宽, 以降低其感抗 。图 5G元器件连接到 PCB 平面的示例 (如去耦电容 PCB 平面印制线的长度和 PCB 焊接装配之间是相 互矛盾的 。印制线过短或阻焊油墨起不到应有的作用, 会 使得表面贴装器件的焊料陷进过孔中, 从而形成虚焊 。 有 时我们只需要

6、使用质量好一点的阻焊油墨就可以解决这 个问题 。图 5G 显示了当一个元器件分别与 0V 平面和电源 平面连接时, 将 0V 和电源平面的过孔彼此靠得很近 (比 如 1mm 或更小 , 有助于提高该位置的 EMC 性能, 即过 孔间的互感和电流的反向流动能够抵消一部分过孔的串 联电感 。同时, 不可随意延长过孔和管脚的引线 。 首先应 确保 PCB 平面连接线尽可能短, 然后将 0V 平面和电源 平面的过孔靠近布置, 且不能够延长其所连接的印制线 。穿过 0V 平面边界的印制线, 通常会穿入 /穿出一个 电磁环境关注区域, 它应在边界附近搭接到 0V 平面 。 电 位为 0V 的印制线应通过过

7、孔直接连接到 0V 平面 。 其 他电源印制线和信号印制线应通过电容连接到 0V 平 面,这样做的目的是提供一个低阻抗的共模电流表面返 回路径, 这个电容实际上也是一个有效的容性滤波器 。 电 容值不宜太大, 否则会影响信号驱动和信号质量 。如前所述, 在关注的频率范围内, 如果信号或噪声源 具有较低的阻抗,使用容性滤波器反而可能会增加电磁 发射, 此时最好使用 RC 、 LC 或 T 型滤波器 。 如果电路单 元自身有一个屏蔽结构, 且直接安装到金属机箱上 (坦克 和军舰等武器装备经常采用这种方式 ,则 型滤波器 的效果要优于 T 型滤波器 。68在 0V 平面和金属机箱或屏蔽结构之间的腔体

8、 内可能出现的射频谐振现象可通过电阻进行抑制;将电阻和电容串联到一起,能够实现高压隔离,同时抑制射频谐振 。对于射频信号, 必须采用多点搭接方式, 且搭接点的 间距小于 /10(为最高关注频率 f max 对应的波长 或 30/f max (m, f max 单位为 MHz 。 当频率高于几百千赫兹时, 单 点搭接的效果就开始降低了, 当频率高于 30MHz 时, 单 点搭接几乎完全起不到作用 。采用上述的 0V 平面到机箱的射频搭接部件,我们 可以得到一种 “ 混合搭接 ” 方案:0V 平面与机箱之间直 接搭接, 其他部分通过电容 (或将电容和电阻串在一起 搭接 。 这种搭接方式一方面可以满

9、足仪器设备和音频电 路设计人员所追求的传统的单点接地方式,另一方面还 能保证或提高产品的 EMC 性能 。 5.4.4保证 0V 平面的完整性当然, 如果需要在一个 PCB 的两部分电路之间实现 电化隔离, 则两部分电路的 0V 平面也必须分开 。千万不要按照一些指南 、 教科书 、 数据表或应用说明 的要求将 0V 平面随意分割 。 2003年之前的一些论文 、 指南 、 教科书和相关的应用说明, 已经不再适合高性价比 的 PCB EMC 设计 。 许多半导体生产商在编写产品应用 说明时都忽视了相关的 EMC 问题, 或是采用了 “ 传统 ” 的 设计方法, 而事实上这些方法都已经过时了 。

10、在过去,将数字和模拟电路的 0V 平面分开是很常 见的设计方法,但如果您采用了本部分内容所建议的设 计方法, 即在整个 PCB 上的不同电路区域采用了一个完 整的 0V 平面, 往往能够得到更高的 EMC 性能和功能特 性 (比如信噪比 。 在 20世纪 80年代,我曾经在同时采用模拟和数字 电路的 PCB 上使用一个完整的 0V 平面,试图提高其模 拟信号特性 。 20世纪 90年代前期, 我发现这种完整的 0V 平面也同样有助于提高 PCB 的 EMC 性能 。 采用了一个完 整的 0V 平面的产品或大型系统,其功能特性要优于模 拟和数字 0V 平面独立的情况,这也让一些坚信 0V 平 面

11、可分割的设计人员感到非常惊奇 。 这种保持 0V 平面 完整性的技术, 其良好的效果已经得到了多方的验证 。如今, 如果我们要将 0V 平面分割开来, 必须经过 深入细致地分析,且必须全面考虑由此引起的 EMC 问 题 。 如果你不确定是否可以将 0V 平面分开, 则最好使 用图 5J 所示的 PCB 原型进行不同方案的尝试:将两个独立电路的 0V 平面分开 (根据之前内容 中关于电路隔离的方法, 实施起来会很容易 ;在两个 0V 平面的边界布置焊盘和 0V 过孔, 可以将两个 0V 平面至少每隔 /10(为最高关注频率 f max 提供直流通路的 0连接;电容可提供一种具有高压隔离效果的射频

12、搭接 。 最低频率取决于电容的容值, 要求汽车隔离电压为 500V 、 火车隔离电压为 2kV ;69 图 5J 将两个独立的 0V 平面 “ 缝合 ” 到一起的示例大值,并且强烈建议所使用的电容均通过基于相关标准 的第三方安全认证 。 同时, 建议对电容的安全认证证书进 行认真检查, 并与相关认证部门确认, 以防止证书造假 。 5.4.5靠近 PCB 平面边沿或穿过平面裂缝的印制线 几乎所有的 EMC 设计过程都可以被认为是一种返 回电流的控制过程,其目的就是让返回电流尽可能的靠 近源路径 。 所以, 必须保证所有单端 (比如以 0V 为参考 信号或电源印制线均不经过相邻平面 (无论是 0V

13、 平面 还是电源平面 上的穿孔或缝隙 。这是因为返回电流总是在相邻的平面 (无论是 0V 平面还是电源平面 上流动, 平面上的任何穿孔和缝隙都 会使得返回电流无法沿最低能量传输路径流动,从而加 重电磁辐射, 最终影响产品的电磁发射和抗扰度指标 。 事实上,印制线与平面边沿的距离不能小于 3mm (越大越好 , 以防止返回电流受到影响 。如果信号或电源走线不得不经过平面上的缝隙, 则 必须在此平面上提供一个与信号或电源走线靠得非常近 的返回电流路径, 即使该路径会将原有缝隙连接起来 。 保 证返回电流路径与源路径的间距最小对产品的 EMC 性 能及信号完整性十分重要,甚至比在平面上维持一条裂 缝

14、还要重要 。为了不影响平面上缝隙的隔离作用,最理想的解决 办法是位于缝隙处在穿过缝隙的电源和信号印制线上使 用共模扼流圈 。 对于单端电源或信号, 扼流圈的一端绕线 连接到位于缝隙任一侧的 PCB 平面上 。另一种较为有效的办法是在 PCB 平面缝隙上, 距离 电源或信号走线非常近的位置使用缝合电容,从而使返 回电流不再绕着裂缝流动 。5.4.6多层 PCB 的费用模拟电路和具有 “ 胶合逻辑 ” 的 PCB 通常只需要双 层结构, 就可以具有理想的 0V 平面 。 但如今的 PCB 结 构越来越复杂, 互连点非常多, PCB 至少需要 4层才能构 成一个理想的 0V 平面 。 产品设计人员通

15、常面临来自项 目主管的材料成本控制压力, 即使这样, 你也不能去掉专 门设置的 0V 平面层 。 因为: 只要选择合适的供货商, 增加一个 0V 平面并不 会增加多少材料成本 。 如果我们要求公司的采购人员给出一个 PCB 增多 2层后的价格, 他们多数都会找长期合 作的供货商, 并得到一个看起来并不合理的报价 。 这是因 为所有 PCB 生产商的生产加工设备都仅针对特定层数 PCB 的生产, 虽然他们并不会告诉客户这一事实 。 如果客 户需求的 PCB 层数与 PCB 生产加工设备所针对的层数 不同, 那么 PCB 生产商的报价就会明显偏高 。 至少在过 去 17年来, 只要 PCB 的产量

16、达到一定水平, PCB 每增加 2层 , 单 块 PCB 的 生 产 成 本 至 多 增 加 25%(通 常 是 20% 。 为了节约 PCB 的采购成本而将 0V 平面去除, 通 常情况下反而会增加产品的总成本 。 这是因为设置一个连续的 PCB 0V 平面是一项最重要, 也是成本效益比最 优化的 EMC 设计技术 。 如果不采用这项技术, 若使产品 通过相关的 EMC 测试, 企业就可能要采取额外的电磁干 扰抑制措施, 消耗成本更多 。然而, 如果我们使用单层 PCB , 则最好在 PCB 上的 空置区域都布置上 0V 平面和印制线,然后使用 0V 连 线将它们连接起来, 形成一个有效的

17、0V 网格 。 这种 0V 网格仅适用于信号频率远远小于 30/L MHz (L 为网格单 元中最长的对角线, 单位为 m 的情况 。 如果频率高于 50/L MHz ,这种 0V 网格反而会加重电磁发射和敏感度 问题, 所以, 对于给定的 fmax, 网格尺寸越小越好 。如果我们使用两层通孔 PCB , 最好尽可能地将印制70 两个与平面相连的连接点间的射频阻抗比对应长度 印制线的阻抗低好几个数量级,这也是我们总是使用平 面而不用印制线的原因 。 有些设计人员习惯于通过印制 线将芯片的管脚与去耦电容相连,再将去耦电容连接到 平面上 。 其目的是去除平面上的电磁噪声 。 然而, 相对于 分立的

18、去耦电容而言,一对相邻的 0V 和电源平面在 图 5L 另一种通过 PCB 平面进行芯片去耦的示例300MHz 以上频段具有更佳的噪声去除效果,而如今的 数字芯片在 300MHz 以上频段往往会产生大量的噪声 。另外,芯片与去耦电容之间的印制线会增加去耦通 路的电感,使得 100MHz 以上频段的去耦效果大大降 低 。 所以, 建议采用图 5K 和图 5L 所示的 PCB 布线技术 。 具有最佳 EMC 性能的去耦电容是表面封装式多层陶瓷 电容 。 采用 COG 和 NPO 介质材料制成的去耦电容通常 会在所关注的最高频段具有最佳的 EMC 性能, 但成本更 低的 X7R 介质的总体 EMC

19、性能更好,这是因为它们较 高的串联电阻能够有效降低谐振对配电系统的影响 。去耦电容 C 的自谐振频率为 1/2tot 姨 姨 姨 ,其中71· EMC CLASSROOM · Ltot 为去耦电容的总电感值 （包括去耦电容的自感， 以及 印制线和过孔的电感） 该频率通常在 100 MHz 以 ， 焊盘、 下。当频率超过 100 MHz 时， 电源线上噪声的去耦主要 通过去耦电容的感性阻抗完成。如果能将图 5G 所示的 PCB 布局与尺寸小、 容值小的去耦电容组合使用， 则能获 得最佳的 EMC 性能， 因为此时的 Ltot 是最低的。 5.5.2 铁氧体去耦 对于安装了大量

20、模拟芯片或使用少量数字器件的 PCB， 有时会将软磁铁氧体 （或称为 “射频抑制器”磁珠串 ） 联到芯片的电源线中， 并设置 0V 平面， 但不设置电源平 面。铁氧体磁珠可限制芯片电源线上的噪声电流流入电 源分配网络， 并将其导入相邻的去耦电容通路， 如图 5M 所示。这样的方法可提供比图 5K 更佳的 EMC 性能。 建议在 PCB 内部设置一对相邻的 0 V 和电源平面， 以提 高 300 MHz 以上频段的去耦效果。 为使 0 V/电源平面对发挥最大效能， 建议将 PCB 上 所有元器件的 0 V 和电源管脚直接连接到对应的平面 上， 如图 5K 和图 5L 所示。任何用于连接平面与元器

21、件 管脚或焊盘的印制线都必须又短又宽， 以使其电感最小。 若要在整个关注频段内使电源配电系统具有较低的 阻抗， 通常， 电源阻抗的期望值<<1 可以将多种去耦技 术组合使用， 如图 5N 所示。 图 5N 在高于 1GHz 的频段降低电源配电系统的阻抗 以下是抑制并联谐振的有效方法： 如果在 PCB 上只有不到 10 个去耦电容，那么让 如果在 PCB 上有超过 10 个去耦电容，那么让这 这些电容具有相同的容值 （比如 10 nF ； ） 72 图 5M 通过铁氧体进行芯片去耦的示例 2.2 4 10 些电容具有不同的容值，比如 1 nF、 nF、 nF、 nF、 22 nF 等

22、； 对于选定的封装形式， 使用容值最大的电容； 将去耦电容靠近芯片的每个电源管脚， 同时也要 在电源平面上或沿着电源印制线安装更多的去耦电容， 从而保证各去耦电容之间的距离不会大于最高关注频率 所对应波长的 1/10 （对于 FR4 型 PCB 为 15/fmax（m ， ） fmax 单位为 MHz ； ） 对于高阻抗芯片， 尤其是射频与模拟器件 （如 ADSL 器件 ， ） 此方法所使用的多层陶瓷电容应具有良好的射频 特性，这也意味着我们可能要使用更为昂贵的多层陶瓷 电容 （如 Murata ERB32 系列 。 ） 如果我们将多个去耦电容 并联以获得期望的电容值， 则这些电容的容值应相同， 以 避免并联谐振 （它能够在