全局信号的处理方法

1、FPGA/CPLD应用技术应用技术温国忠温国忠 、余菲、曾启明、余菲、曾启明晏凯、刘俐晏凯、刘俐全局信号处理方法全局信号处理方法温国忠温国忠 副教授副教授 电子邮件：电子邮件： 电话：电话要内容：全局信号的处理原则全局信号的处理原则1几种要避免的情况几种要避免的情况21. 时钟信号时钟信号2. 复位信号复位信号3. 置位信号置位信号DPRECLKCLR全局信号处理原则全局信号处理原则: :时钟信号、复位信号、置时钟信号、复位信号、置位信号不允许存在毛刺，复位信号、置位信位信号不允许存在毛刺，复位信号、置位信号不允许同时有效号不允许同时有效z 时钟信号、复位信号和置位信

2、号为组合逻辑输出；时钟信号、复位信号和置位信号为组合逻辑输出；z 使用自我清除、自我置位和自我钟控的寄存器；使用自我清除、自我置位和自我钟控的寄存器；z 时钟信号、复位信号和置位信号由外部输入，输入时时钟信号、复位信号和置位信号由外部输入，输入时有毛刺；有毛刺；2022-2-12时钟信号、复位信号和置位信号为组合逻辑输出时钟信号、复位信号和置位信号为组合逻辑输出情况情况1：避免使用门控时钟：避免使用门控时钟触发器的时钟是由触发器的时钟是由clk和和sel相与后的输出，由于相与后的输出，由于clk和和sel不是严格不是严格同步的，则有可能在触发器的时钟脚产生毛刺，而在同步的，则有可能在触发器的时

3、钟脚产生毛刺，而在FPGA中，触中，触发器对时钟端的毛刺是敏感的，这可能导致触发器的误动作发器对时钟端的毛刺是敏感的，这可能导致触发器的误动作2022-2-12时钟信号、复位信号和置位信号为组合逻辑输出时钟信号、复位信号和置位信号为组合逻辑输出情况情况2：避免使用多级时钟或多时钟网络：避免使用多级时钟或多时钟网络这是一个典型的含有冒险现象的多时钟的例子，多路选择器是这是一个典型的含有冒险现象的多时钟的例子，多路选择器是clk和和clk的的2分频，时钟是有分频，时钟是有sel控制的多路选择器输出的，在这两个控制的多路选择器输出的，在这两个时钟均为时钟均为1时，当时，当sel线的状态改变时，存在竞

4、争冒险现象线的状态改变时，存在竞争冒险现象2022-2-12时钟信号、复位信号和置位信号为组合逻辑输出时钟信号、复位信号和置位信号为组合逻辑输出情况情况2：改进后的电路：改进后的电路两个触发器的时钟都是两个触发器的时钟都是clk，而将处理后的，而将处理后的sel信号与第二个触发器信号与第二个触发器使然端连接，这样同样达到了使然端连接，这样同样达到了sel信号控制触发器输出的目的，但信号控制触发器输出的目的，但由于由于clk不会产生毛刺，提高了设计的可靠性不会产生毛刺，提高了设计的可靠性z 对一个设计项目来说，全局时钟是最简单和最可预测对一个设计项目来说，全局时钟是最简单和最可预测的时钟，在真正的同步系统情况下，由输入引脚驱动的时钟，在真正的同步系统情况下，由输入引脚驱动的单个主时钟去钟控设计项目的每一个触发器。的单个主时钟去钟控设计项目的每一个触发器。z 几乎所有的可编程逻辑器件都有专用的时钟引脚，它几乎所有的可编程逻辑器件都有专用的时钟引脚，它的特殊布线方式可以直接连接到器件中的每一个触发