四路智能抢答器电路

1、数字电路与自动化课程设计报告题目四路智能抢答器电路班级：姓名：学号： 小组成员日期：2010-12-26目录一、设计目的 (3)二、设计要求 (3)三、方案论证与比较 (4)四、设计原理 (5)五、硬件制作与调试(6)六、设计小结 (7)七、参考书目 (8)一、设计目的1、通过课程设计，对数字逻辑的基本内容有进一步的了解， 特别是时序逻辑电路的设计。能把所学到的数字逻辑理论知 识进行实践，操作。2、提高动手能力的同时对常用的集成芯片有一定的了解， 在电路设计方面有感性的认识。3、另外还要掌握电路原理和分析电路设计流程，每个电路 的设计都要有完整的设计流程。这样才能在分析电路有良好 的思路，便于

2、找出错的原因。二、设计要求设计一个 4 路智能抢答器，具体设计要求如下：1、抢答器同时供4名选手，分别用4个按钮S1S4表示2、设置一个系统清除和抢答控制开关 S,该开关由主持人控 制。3、抢答器具有锁存与显示功能。即选手按动按钮，锁存相应 的编号，并在 LED 数码管上显示， 同时二极管发出红灯提示。 选手抢答实行优先锁存，优先抢答选手的编号一直保持到主 持人将系统清除为止。4、抢答器具有定时抢答功能，且一次抢答的时间由主持人设 定（如 25 秒）。当主持人启动“开始”键后，定时器进行减 计时。5、选手在设定的时间内进行抢答，抢答有效，定时器停止工 作，显示器上显示选手的编号和抢答的时间，并

3、保持到主持 人将系统清除为止。6、如果定时时间已到，无人抢答，本次抢答无效，系统报警灯并禁止抢答，定时显示器上显示00。7、抢答器具有暂停功能，当暂停时选手禁止抢答三、方案论证与比较设计的方案有以下几种:1、 电路选用优先编码器74LS148、锁存器 74LS373和 74LS48译码器来完成。该电路主要完成两个功能：一是分辨 出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键，其按键操作无效。 再由555定时器秒脉冲产生电路、十进制同步加减计数器 74LS192减法计数电路、74IS47译码器和2个7段数码管即 相关电路组成。两块 74LS192实现减法

4、计数，然后通过译码 器显示到数码管上，其时钟信号由时钟产生电路提供。2、方案二：各路选手抢答后产生的高低电平直接经过优先编码电路，然后经过锁存器（74LS279）、译码电路到七段数 码管的同时，由555定时器秒脉冲产生电路产生的秒脉冲驱 动定时电路工作，主持人开关通过控制电路来实现对整体电 路的调节。四、设计原理1抢答器和显示电路设 计 电 路 如 图 1 所 示 。 电 路 选 用 优 先 编 码 器 74LS148 、锁存器 74LS373 和 74LS48 译码器来完成。该电 路主要完成两个功能：一是分辨出选手按键的先后，并锁存 优先抢答者的编号，同时译码显示电路显示编号（显示电路 采用

5、七段数字数码显示管） ；二是禁止其他选手按键，其按键 操作无效。工作过程：开关 S 置于"清除"端时，锁存器的 LE 端输入为“ 1”，停止工作。当开关 S 置于 "开始 "时，抢答器 处于等待工作状态， 74LS373 的 LE 端为“ 0”，当有选手将抢 答按键按下时（如按下 S5），LE 端变为“ 1”将数据锁存。在 经过优先编码器和译码器将数据输入数码管显示。如有再次 抢答需由主持人将 S 开关重新置“清除”然后再进行下一轮 抢答。2. 定时电路该部分主要由 555 定时器秒脉冲产生电路、十进制同步 加减计数器 74LS192 减法计数电路、 7

6、4ls47 译码器和 2 个 7 段数码管即相关电路组成。具体电路如图 2 所示。两块 74LS192 实现减法计数，然后通过译码器显示到数码管上， 其时钟信号由时钟产生电路提供。当主持人拨到“开始”时，计数器开始减法计数工作， 并将时间显示在数码显示管上，当有人抢答时，停止计数并 显示此时的倒计时时间；如果没有人抢答，且倒计时到“0”时，输出低电平到时序控制电路，控制报警电路报警，同时 以后选手抢答无效。 555 的 3 端输出的脉冲的频率为 f =0.7C（r1+2*r2） ，结合我们的实际经验及考虑到元器件的成 本，我们选择的电阻值为 R1=2K ， R2=20K ， C=33uF ，代

7、入 到上式中即得 。3. 时序控制电路 时序控制电路是抢答器设计的关键，它要完成以下三项 功能：（1）主持人将控制开关拨到“开始”位置时，抢答电路和定 时电路进入正常抢答工作状态。（2）当参赛选手按动抢答键时，二极管灯亮，抢答电路和定 时电路停止工作。1Hz（3）当设定的抢答时间到，无人抢答时，二极管灯亮，同时抢答电路和定时电路停止工作。电路如图 3五、硬件制作与调试硬件制作：先仿真电路实验后，再将电路进行排版设计电路的接法及 放置。等全部的安排工作都做好了后就进行电路的焊接工作，焊电路 的时候先不要全部一起焊出来，先一部分一部分焊，然后对焊好的先 进行调试，看其是否能不能正常工作，如果能够正

8、常工作就进行下一 部分电路的焊接；如果不能让正常工作则对其进行检查，直到电路可 以用为止。完成了对每一部分电路的单独焊接并且都可以用后，再将 每一部分电路进行连接，使其成为完整的电路。调试：再焊电路的过程中出现过定时电路不能进行准时的定时，然后 对其进行了调试及其检查是 555 定时器没接好，然后将其接好了后再 试试了下就可以用了。实物图如图：六、设计小结经过两个星期的共同努力，我们终于完成了数字电子技 术课设。虽然时间不长，但是在这个过程中我得到了很多东 西。因为以前没有做过这一方面的课设，所以，一开始看到 这个题目的时候感觉有点不知所措，不知道要从什么地方开 始做。经过老师的指导后，我和另

9、一位同学开始查资料、讨 论。在这个过程中，我们有冲突、争论、矛盾，但经过商量 我们找到了最好的方法，同时也收获了友谊。在这几日里，我们经历了阶段性成功的狂喜、测试失败 后的绝望、陷入困境时的不知所措，重新投入的振作。我们 培养出了无与伦比的默契和深厚的友谊。通过本次实验，最 大的收获就是把书本与实践结合在一起，提高动手能力了。 学到了很多东西，懂得了团队合作的真正意义，对我以后的学习和工作帮助很大这次课设能够顺利的完成，我非常感谢帮助我的同学和老师。感谢老师的指导！感谢同学的热心帮助！谢谢！七、参考书目1、百度网站2、电子芯片资料网3、数字电子技术基础"1 P，! *"&#

10、39;F H ! V " mmKMS* erTDsf 山尬或只feTD：-就M肪D5 1DDf- 时74LS»bU3D -ll!?fDC忙 M0!莎i ft pt- Lt抢答和显示电路图T1 fc QI1ij|1OF1卜血1训p«or >n-Jl.'EK图2 定时电路?4LiE6D27Lf?匸祖:UtlJ11H«ir-Sca:tVC：十5VJII_Jo川；741SE6JClE!=KiF ±10jF5V VCtU5 ML演7i.5Ji0Oi-12ATdlWU15U15UP7i.E(KD一)抢答鉴别模块1、VHDL源程序library

11、 ieee;-抢答鉴别模块use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb isport(rst,clk2:in std_logic;s0,s1,s2,s3:in std_logic;states:buffer std_logic_vector(3 downto 0);tmp:out std_logic);end qdjb;architecture one of qdjb issignal st:std_logic_vector(3 downto 0);beginp1:process(s0,rst,s

12、1,s2,s3,clk2)beginif rst='0' thentmp<='0'st<="0000"elsif clk2'event and clk2='1' thenif (s0='1' or st(0)='1')andnot(st(1)='1'orst(2)='1'orst(3)='1' ) then st(0)<='1' end if ;if (s1='1' or st(1)=

13、9;1')andnot(st(0)='1'orst(2)='1'orst(3)='1')then st(1)<='1'end if ;if (s2='1' or st(2)='1')andnot(st(0)='1'orst(1)='1'orst(3)='1')then st(2)<='1'end if ;if (s3='1' or st(3)='1')andnot(st(0)='

14、;1'orst(1)='1'orst(2)='1')then st(3)<='1'end if ;tmpv=sO or si or s2 or s3;end if ;end process pi;p2:process(states(0),states(1),states(2),states(3)begi nif (st="0000") then states<="0000"elsif (st<="0001") then states<="0001

15、"elsif (st<="0010") then states<="0010"elsif (st<="0100") then states<="0011"elsif (st<="1000") then states<="0100"end if;end process p2;end one;2、仿真图:他J.uny* J * iiniHJ JTiriLMFfy1 iuuii；3QC On 3XOOOnsSOC.Ons603 Ons7

16、0a.0nsBO3 DnaO.OnsNarrib吐alia;C Uni?100 On;SOOrK卜3J D k1D51D*-i0II1u_TLrLrLrLruTLJi_rirLar_n_ar_m» ImpDLL LV ElaMSDCc妙;1pr073,6(二)计时模块1、VHDL源程序library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all; en tity js isport(clk,rst,s,stop:in std_logic;ta,tb:buffer std_logic_vector(

17、3 downto 0);end js; architecture one of js is signal co:std_logic; begin p1:process(clk,rst,s,stop,ta)beginif rst='0' or stop='1' then ta<="0000"elsif clk'event and clk='1' then co<='0'if s='1' then if ta="0000" then ta<="

18、1001"co<='1'else ta<=ta-1; end if;end if;end if; end process p1; p2:process(co,rst,s,stop,tb)beginif rst='0' or stop='1' then tb<="0010"elsif co'event and co='1' thenif s='1' thenif tb="0000" then tb<="0011" e

19、lse tb<=tb-1;end if;end if;end if;end process p2;2、仿真图Start:田 End: |l 血 | Inlml: tOjE脚宦Valuer.100.01152D0JhsSDOre400.0怡DOHP :ECZ1DZOJ9 !帰tt门JJ :-1"3寻规由偷卩000h P :LZZ±JL±1±JLaJ备蝴曲也*|DOin 97 MJHP：EdxnmF矛厉怩斬3 口jji1务愉|d亢对|2F :irr（三）数据选择模块1、VHDL源程序library ieee;use ieee.std_logic_116

20、4.all;use ieee.std_logic_ un sig ned.all;use ieee.stdo gic_arith.all;en tity sjxz isport (a,b,c: in stdogic_vector(3 downto 0);clk2,rst: in std_logic;s: out std_logic_vector(1 downto 0);y: out stdo gic_vector(3 dow nto 0);end sjxz;architecture body_chooser of sjxz issig nal count: std_logic_vector (

21、1 dow nto 0); begi ns<=co unt;process(clk2,rst)begi nif(rst='0')then cou nt<="00"elsif(clk2'event and clk2='1')thenif(cou nt>="10")the ncou nt<="00"else coun t<=co un t+1;end if;end if;case count iswhe n "00"=>y<=a;when

22、 "01"=>y<=b;when "10"=>y<=c;whe n others=>n ull;end case;end PROCESS;end body_chooser;（四）报警模块1、VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALARM ISPORT(CLK,I:IN STD_LOGIC;Q:OUT STD_LOGIC);END ALARM;ARCHITECTURE BEHAVE OF A

23、LARM ISSIGNAL WARN:STD_LOGIC;SIGNAL N:INTEGER RANGE 0 TO 20;BEGINQ<= WARN;PROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENIF I='0' THENWARN <='0'ELSIF(I='1'AND N<=19)THENWARN <=NOT WARN;N<=N+1;ELSEWARN <='0'END IF;END IF;END PROCESS;END BEH

24、AVE;2、仿真图(五)译码模块1、VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YMQ ISPORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END YMQ;ARCHITECTURE ART OF YMQ ISBEGINPROCESS(AIN4)BEGINCASE AIN4 ISWHEN "OOOO"=>DOUT7<=&

25、quot;111111O"-0WHEN "OOO1"=>DOUT7<="O11OOOO"-1WHEN "OO1O"=>DOUT7<="11O11O1"-2WHEN "0011"=>DOUT7<="1111001"-3WHEN "0100"=>D0UT7<="0110011"-4WHEN "0101"=>D0UT7<="1011011&qu

26、ot;-5WHEN "0110"=>D0UT7<="1011111"-6WHEN "0111"=>D0UT7<="1110000"-7WHEN "1000"=>D0UT7<="1111111"-8WHEN "1001"=>D0UT7<="1111011"-9WHEN 0THERS=>D0UT7<="0000000"END CASE;END PROCESS;E

27、ND ARCHITECTURE ART;2、仿真图P.af 384|+ + | Tnin634.5n.Inlurv.l. lO.OnifjlNirni.690 n-.Il1720.0re1750 On：.,1BOa OnBJTiOkie1880 Dubj01DJ X 0101 J 01 IQ * Dill _>000 ( 1001' 1Q1D【vll Jf11U£1101) M-IJ :(1111-lOHODIIinilOrl HlQIim )11110000)11111 Hi 1祁讪 1 |3000000UC DQ（六）分频模块1、VHDL源程序LIBRARY IEE

28、E;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clkdiv ISP0RT(clk2 : IN STD_LOGIC; clk16 : OUT STD_LOGIC); END clkdiv;ARCHITECTURE rtl OF clkdiv ISSIGNAL cou nt : STD_L0GIC_VECT0R(3 DOWNTO 0);BEGINPR0CESS(clk2)BEGINIF (clk2'eve nt AND clk2='1

29、') THENIF(cou nt="1111") THENCou nt <="0000"ELSECount <= count +1;END IF ;END IF ;END PROCESS;PROCESS(clk2)BEGINIF (clk2'eve nt AND clk2='1') THENIF(cou nt="1111") THENclk16 <= '1'ELSEclk16 <= '0'END IF ;END IF ;END PROCESS;EN

30、D rtl;2、仿真图Start:O.Dha|*|4| End |1X)U9htenral R.EIiiEValue. I=OQiJn-40C Qns0CO.Q-ifjw vJns 3(JJ0ncineorwICOJns2J0 On?IC0ur1J) 0（七）顶层文件1、VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity qiangdaqi isport(clk,clk2,s,s0,s1,s2,s3,stop,rst

31、:in std_logic; n,k,q_out:out std_logic;m:out std_logic_vector(1 downto 0); a,b,c,d,e,f,g:out std_logic);end qiangdaqi; architecture bhv of qiangdaqi is component qdjb isport(clk2,rst:in std_logic; s0,s1,s2,s3:in std_logic; tmp:out std_logic;states:out std_logic_vector(3 downto 0); end component; component js isport(clk,rst,s,stop: