交流点焊控制器与机器人控制系统的通讯设计第二章

1、 本科毕业设计论文第二章 焊接机器人通讯及CPLD原理2.1焊接机器人通讯原理焊接机器人系统是一个多机分布式系统，机器人、焊接装置和相应的辅助、监控设备构成了焊接加工单元，单元的各个部分都是彼此独立的，需要依靠串行通信把各部分信号集成起来。串行通信是把组成信息的各个码位在同一根传输线上，从低位到高位，逐位地、顺序地进行传送的通信方式，所用的传输线少，一个方向上只须一条传输线，采用串行方式进行近距离交换数据很普遍，由于还可以借助某些现成的通信网进行信息传送，因此也适合于远距离传送。在实时控制和管理方面，采用多台微处理机组成分级分布控制系统中，各CPU之间的通信一般都是串行方式。所以串行接口是微机

2、应用系统常用的接口。在串行通信中，信息在一个方向上传输，只占用一根通信线，因此这根线既作数据线又作联络线，也就是说要在一根传输线上既传送数据信息，又传送联络控制信息，这就是串行通信的最首要的特点。各种串行通信都有自己的一系列约定（协议）。因此，串行通信的第二个特点是它的信息格式有固定的要求，分异步和同步信息格式，与此相应，就有异步通信和同步通信两种方式。第三个特点是串行通信中在传输线上对信息的逻辑定义与TTL不兼容，因此，需要进行逻辑电平转换。常用的串行总线接口标准有RS-232C、RS-422和RS-485 。RS-232C 驱动器与TTL 电平连接必须经过电平转换。由于RS-232C 是单

3、端输入和单端输出, 共模噪声会耦合到正常信号中, 所以RS-232C 需要提高电平幅值，即使如此,该标准信号的传输速率也只能达到20kb/ s , 而且最大距离仅15m , 如果要进行更远距离的信息传输,引入的干扰更多, 必须加调制解调器和线路分配器, 使系统扩展受限制。RS-422/ 485是差分平衡型电路, 其输入端为双端差分放大器, 输出端为双端平衡驱动器19。它有几个好处: 由于输入端的差分放大作用，抵消了干扰噪声, 提高抗干扰能力；采用这种接法，两条信号线形成回路，与信号地无关，这样避免了电平偏移；双端平衡驱动器的输出端比单端不平衡驱动对电压信号放大了一倍。RS-485 作为RS-4

4、22 的增强型版本，其负载能力、输入阻抗以及抗共模干扰能力均优于RS-422。在差分平衡系统中，一般选用双绞线作为信号传输介质。由于双绞线在长度方向上完全对称，因而它们所受的外界干扰完全相同，在很大程度上抵消了差模干扰信号的影响。而以共模方式出现的干扰信号，在接收器的输入端受到了抑制，所以能实现信号的可靠传送。这两种标准都是目前工业环境下既经济又实用的串行接口标准。通讯接口中还有数字I/O通讯方式，对于不需要传输大量数据的情况下，可以采用数字I/O通讯方式只模拟开关量的对信号电平进行传输。2.2 CPLD功能及原理2.2.1 PLD发展及分类PLD（Programmable Logic Dev

5、ice 可编程逻辑器件）是电子设计领域中最具活力和发展前途的一项技术，它的影响丝毫不亚于70年代单片机的发明和使用。可以毫不夸张的讲，PLD能完成任何数字器件的功能，上至高性能CPU,下至简单的电路，都可以用PLD来实现。PLD如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。PLD是作为一种通用集成电路生产的，它的逻辑功能按照用户对器件编程来规定。一般的PLD的集成度很高，足以满足设计一般的数字系统的需要。这样就可以由设计人员自行编程而把一个数字系统“集成”在一片PLD上，而不必去请芯片制造厂商设计和制作专用的集成电路芯片了。通过软件仿真，可

6、以事先验证设计的正确性。在PCB(Printed Circuit Board)完成以后，还可以利用PLD的在线修改能力，随时修改设计而不必改动硬件电路。使用PLD来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。典型的PLD由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与一或”表达式来描述，所以，PLD能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品主要有PAL(Programmable Array Logic可编程阵列逻辑)和GAL(Generic Array Logic通用阵列逻辑)。现在应用广泛的PLD主要是可擦写的可编程逻辑器件EPLD（

7、Erasable Programmable Logic Device）、现场可编程门阵列FPGA（Field Programmable Gate Array）和复杂可编程逻辑器件CPLD（Complex Programmable Logic Device）。可编程逻辑器件EPLD是20世纪80年代中期Aletra公司推出的基于EPROM(Erasable Programmable ROM 可擦除可编程ROM)和CMOS技术的PLD，后来发展到采用EECMOS工艺制作的PLD。从某种意义上讲，EPLD是改进的GAL，基本逻辑单元是宏单元。宏单元是由可编程的与阵列、可编程寄存器和可编程I/O三部分

8、组成的。它在GAL基础上大量增加输出宏单元为数目，提供更大的与阵列，灵活性较GAL有较大改善，集成密度大幅度提高，内部连线相对固定，延时小，有利于器件在高频率下工作，但内部互连能力十分弱。 现场可编程门阵列FPGA是Xilinx公司1985年首家推出的，它是一种新型的高密度PLD，采用CMOS-SRAM工艺制作。FPGA的结构与门阵列不同，其内部由许多独立的可编程逻辑模块组成，逻辑块之间可以灵活地相互连接。FPGA的结构一般分为三部分：可编程逻辑块、可编程I/O模块和可编程内部连线。配置数据存放在片内的SRAM或者熔丝图上，基于SRAM的FPGA器件工作前需要从芯片外部加载配置数据。配置数据可

9、以存储在片外的EPROM或者计算机上，设计人员可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场可编程。FPGA出现后受到电子设计工程师的普遍欢迎，发展十分迅速。 复杂可编程逻辑器件CPLD是20世纪80年代末Lattice公司提出了在线可编程ISP（In System Programmability）技术以后，于20世纪90年代初出现的。CPLD是在EPLD的基础上发展起来的，采用EEPROM工艺制作。与EPLD相比，增加了内部连线，对逻辑单元和I/O单元也有非常大的改进。CPLD至少包含三种结构：可编程逻辑宏单元、可编程I/O单元和可编程内部连线。部分CPLD器件内部还集成了RAM、双

10、口RAM存储器，以适应DSP应用设计要求20。2.2.2 FPGA/CPLD的选择比较由于FPGA/CPLD的集成规模非常大，可利用先进的EDA（Electronic Design Automation，电子设计自动化）工具进行电子设计和产品开发。由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用器件的硬件结构没有关系，因而设计开放成功的各类逻辑功能块软件有很好的兼容性和可移植性21。与ASIC（Application Specific Integrated Circuit 专用集成电路）设计相比，FPGA/CPLD显著的优势是开发周期短、投资风险小、产品上市速度快、市场适应能力强和

11、硬件升级回旋余地大，而且当产品定型和产量扩大后，可将在生产中达到充分检验的VHDL设计迅速实现产品开发投产。FPGA基于SRAM的架构，集成度高，以LE（包括查找表、触发器及其他）为基本单元，有内嵌Memory、DSP等，支持I/O标准丰富。具有易挥发性，需要有上电加载过程。在实现复杂算法、队列调度、数据处理、高性能设计、大容量缓存设计等领域中有广泛应用，如Altera Stratix系列。 CPLD基于EEPROM工艺，集成度低，以MicroCell（包括组合部分与寄存器）为基本单元，具有非挥发特性，可以重复写入。在粘合逻辑、地址译码、简单控制、FPGA加载等设计中有广泛应用，如Altera

12、 MAX3000A系列。 尽管FPGA和CPLD都是可编程ASIC器件，有很多共同特点，但由于CPLD和FPGA结构上的差异，具有以下各自的特点。（1）CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。 （2）CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。 （3）在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内部连线的布线来编程；FP GA可在逻辑门下

13、编程，而CPLD是在逻辑块下编程。 （4）FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。 （5）CPLD比FPGA使用起来更方便。CPLD的编程采用EEPROM或FASTFLASH技术，无需外部存储器芯片，使用简单。而FPGA的编程信息需存放在外部存储器上，使用方法复杂。 （6）CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。 （7）在编程方式上，CPLD主要是基于EEPROM或FLASH存储器编程，编程次数可达1万次，优点是系统断电时编程信息也不丢失2

14、2。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失，每次上电时，需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次，可在工作中快速编程,从而实现板级和系统级的动态配置。 （8）CPLD保密性好，FPGA保密性差。 （9）一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。 对于一个开发项目，究竟是选择FPGA还是选择CPLD，主要看开发项目本身的需要。对于普通规模，且产量不是很大的产品项目，通常使用CPLD比较好。对于大规模的逻辑设计、ASIC设计，或单片系统设计，则多采用FPGA。本课题是基于对点焊机器人的通

15、讯接口的研究应用，所以选择CPLD进行实验。2.2.3主流CPLD的性能比较开发一个项目，所选用的逻辑资源量是否满足系统的要求是首先要考虑的。大规模PLD器件的应用，大都是先将其安装在电路板上，然后再设计其逻辑功能，而且在实现调试前很难准确的确定芯片耗费的资源。系统设计完成后，有可能要增加新功能，以及后期的硬件升级可能性。因此适当估测一下功能资源以确定使用什么样的器件，对于提高产品的性能价格比较有好处的。Altera、Xillinx、Lattice三家PLD主流公司的产品都有HPLD的特征，且有多种资源产品供选用。2.2.3.1 Altera系列CPLD1Altera器件的特点（1）性能高 A

16、ltera器件的高性能主要体现在技术和结构上，采用铜铝布线的先进CMOS技术，具有非常低的功耗和相当高的速度，而且，它采用了连续式互连结构，能 够提供快速的连续的信号延时。（2）逻辑集成密度高 具有高集成能力的PLD提供了优秀的解决方案。Altera器件密度从300门到400万门，能很容易地集成现有的各种逻辑器件，包括小规模及大规模标准逻辑器件、PLD、FPGA或ASIC。能够帮助设计者设计更多的逻辑，集成进更少的器件中，并缩小印制板的尺寸和降低成本。（3）性价比高 Altera不断改进产品的开发和制造工艺，它的经验积累使其处理技术和制造流程十分有效，能够有效的提供高性价比的可编程逻辑器件。（

17、4）开发周期短 Altera的快速、直观、易于使用的软件设计输入、处理、仿真以及器件编程仅需要很少的时间就能完成设计。Altera与其他EDA制造商紧密合作，在MAX+PLUS II软件中集成了另外的工业标准设计输入、综合、校验工具。（5）对器件优化的IP解决方案 Altera为设计者提供已经作好的、经过预先测试并优化了的IP宏功能块（Mega-functions），允许设计人员在一个器件中快速实现一定的功能而不必从基础的设计做起，大大提高了设计效率。由于Altera提供开发板，所以可以在设计开始时就进行应用软件的开发，硬件设计人员也可以使用这些开发板快速有效地验证IP功能。（6）在线可编程

18、MAX3000A、MAX7000、MAX7000A、MAX9000系列器件具有在线可编程性，简化了样品设计开发过程及流水线生产过程，提高了设计的灵活性，并且能够快速有效地对产品进行现场升级。Altera的ISP使用IEEE1149.1标准的JTAG（Joint Action Test Group）测试端口，允许对器件进行编程，并可以对印刷电路板进行功能测试。2 Altera器件的类型 现在Altera的PLD器件包括APEX20K、APEX II、FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000和Classic系列。从MAX系列发展到APEX系列，器件的可用资

19、源逐渐增多，输入输出管脚也随之增加。灵活逻辑单元矩阵FELX（Flexible Logic Element MatriX）器件采用查找表结构来实现逻辑功能，而多阵列矩阵MAX（Multiple Array MatriX）和Classic采用“与”可编程“或”固定的乘积项（product-term）结构。查找表和嵌入式寄存器表示了可编程逻辑矩阵的先进结构特征。 所有Altera的CPLD器件都采用了CMOS工艺，其中一些系列经过改进，已采用了更为先进的工艺技术，嵌入了大量的RAM模块。Altera的系列器件针对设计者提供了以下的特性：高带宽、低电压I/O标准和多重端口电压标准（可以在混合系统中非

20、常方便地实现5.0V，3.3V，2.5V电压的互联）。内部集成的锁相环PLL（Phase-Locked Loop）增强了器件的系统级时钟管理，还增强了I/O的性能。Altera器件类型及其主要性能如表2.1所示。表2.1 Altera系列产品主要性能系 列代表产品配置单元逻辑单元最 大I/O速度等级RAM/位APEX20KFLEX10KFLEX8000MAX9000MAX7000FLASHlogicMAX5000ClassicEP20K1000EEPF10K10EPF8050EPM9560EPM7256EPX8160EPM5192EP1810SRAMSRAMSRAMEEPROMEEPROMSR

21、AM/FLASHEPROMEPROM42 2404990(5392)4032(4656)560(772)256160192487804063602121601726448443121010120540k24 576204863. Altera的开发软件Altera的MAX+plus II软件是一款易于使用的开发工具，兼容工业标准，直接提供了VHDL、Very HDL和EDIF文件的接口。现在国内大部分设计者使用的都是MAX+plus II。2.2.3.2 Xilinx系列CPLDXilinx公司主要生产是在FPGA方面，但在CPLD上也有产品研制，主要以XC9500系列为销售市场。这里主要介绍

22、XC9500。 1. XC9500系列器件结构采用了ISP技术，是一个由多个功能块和I/O块组成，可用开关矩阵FastCONNECT完全互连的子系统，I/O块提供器件输入和输出的缓冲，每个功能块提供具有36个输入和18个输出的可编程逻辑的容量。FastCONNECT开关矩阵连接所有功能块的输出和输入信号到功能块的输入端。Xilinx器件类型及其主要性能如表2.2所示。表2.2 Xilinx系列产品主要性能系 列代表产品可用门宏单元逻辑单元最大I/O速度 RAM/位等级 XC3000XC30905.0K-6.0K3209281446XC4000XC4063EX62K-130K2304537638

23、42 73728XC5200XC521514K-18K48419362444XC6200XC7200XC7300XC8100XC9500XC6264XC7272A64K-100K2.0K163847216384126512262K7215XC7314XC8109XC95283.8K8.1K-9.4K6.4K144268828823413442881562081807110XC9500系列器件分为以下的三种系列： （1）XC9500XV 系列器件：2.5V ISP；引脚至引脚延时3.5ns，fsys=200MHz；多种电压的I/O接口，可以支持的电压为3.3V、2.5V和1.8V。 （2）XC9

24、500XL 系列器件：3.3V ISP；引脚至引脚延时4ns，fsys=196MHz；多种电压的I/O接口，可以支持的电压为5.0V、3.3V和2.5V。（3）XC9500 系列器件：5V ISP；引脚至引脚延时5ns，fsys=125MHz；多种电压的I/O接口，可以支持的电压为5.0V、3.3V。2. 功能块XC9500系列的每个功能块由18个独立的宏单元组成，每个能够实现一个组合的或寄存的功能。功能块也接受全局时钟、输出使能和复位/置位信号，可以产生驱动FastCONNECT开关矩阵的18个输出，同时这18个信号和相应的输出使能信号也驱动IO模块。利用一个积之和的表达式实现功能块内的逻辑

25、，36个输入提供72个真与补的信号到可编程与阵列，形成90个乘积项。乘积项分配器可以分配这90个乘积项的任何数目到每个宏单元。每个功能块支持局部反馈通道，它允许任何数目的功能块仅仅输出驱动到它本身的可编程与阵列，而不输出到功能块的外部。3. 宏单元每个XC9500系列器件的宏单元单独配置成组合的或寄存的功能。原始的数据输入（到OR或XOR门）是用来自与阵列的5个直接乘积项来实现组合功能或用作包括时钟、复位/置位和输出使能的控制输入的。乘积项分配器与每个宏单元如何利用5个直接项的选择有关。XC9500系列器件的宏单元可以配置成D触发器或T触发器，也可以被旁路使宏单元只为组合逻辑运用。每个寄存器支

26、持非同步的复位和置位。在加电期间，所有的用户寄存器都初始化为用户定义的预加载状态，如果不规定，缺省值为0。4. 乘积项XC9500系列器件的乘积项分配器控制5个直接的乘积项如何分配到每个宏单元。XC9500系列器件的乘积项分配器可以重新分配功能块内其他的乘积项，这样可以使宏单元的逻辑能力超出5个直接的乘积项。要求附加乘积项的任何宏单元可以存取功能块内其他宏单元中独立的乘积项。5. FastCONNECT开关矩阵XC9500系列器件的FastCONNECT开关矩阵连接信号到功能块的输入。所有I/O块输出（对应用户脚的输入）和功能块的输出驱动FastCONNECT开关矩阵，这些信号的任一个（功能块

27、扇入限制高达36）可以编程选择，以统一的延时驱动每个功能块。FastCONNECT开关矩阵能够在驱动目标功能块前，组合多个内部连接到单个线与输出。这样它可以提供附加的逻辑功能和增加目标功能块的有效逻辑扇入，而没有任何附加的延时。6. I/O块XC9500系列器件的I/O块为内部逻辑和器件的用户I/O引脚之间提供接口。每个I/O块都包括一个扇入缓冲器，输出使能多路选择器和用户可编程接地控制。输入缓冲器与标准的5V CMOS、5V TTL和3.3V 信号电平互相兼容。它利用内部5V电源（VCCINT）确保输入门限为常数，不随VCCIO电压改变。输出使能信号可以由n个选项之一产生：来自宏单元的乘积项

28、信号；全局输出使能信号的任意一个（总是“1”或总是“0”）。输出使能信号对144宏单元的器件有两个器件输出使能，对180或更多的宏单元的器件有四个输出使能。任一个全局三态控制引脚的两个极性可以在全局内别利用。2.2.3.3 Lattice系列CPLD1. ispLSI/pLSI系列概述 最初的ispLSI/pLSI系列是基本型，可实现像高速控制器、LAN和编程器这样的集成功能。Lattice器件类型及其主要性能如表2.3所示。表2.3 Lattice系列产品主要性能系 列代表产品可用门宏单元逻辑单元最大I/O速度等级isPLS1000EisPLS2000E/VisPLS3000isPLS150

29、00VisPLS16000isPLS18000isp148Isp2192Isp3448Isp5512VIsp6192*Isp88408K8K20K24K25K45K1921923205121928402881926723844161152108110224384159312561210158.5*：Isp6192器件包含8*16寄存器/计数器模块和4KB存储器模块。（1）ispLSI 1000系列是最基本的，它可以在高速率下完成控制、LANs、译码和总线管理等功能；（2）ispLSI 2000系列性能较高，有更多数目的I/O口，可以用于计时器、计数器 以及作为微处理器高速定时接口；（3）isp

30、LSI 4000系列针对更高密度的设计进行了优化，汇聚完成的系统逻辑、DSP功能、全编程和压缩逻辑于一个封状内，具有更多的特性，能实现非常复杂的逻辑功能，适用于数字信号处理、图形处理、数据压缩以及数据加密、解密等；（4）ispLSI 6000系列是带有内存的更高密度产品，该系列用“基于模块化”的方式将“预设计的”高性能、复杂存储功能与逻辑功能和可编程逻辑集成到一块芯片中，这种“基于模块化”的新方式使通用可编程逻辑和专用存储模块或寄存器/计数器模块集成一体，产生新的具有强大功能的可编程逻辑产品。这系列适合于数据通信、电讯、数据处理等灵活多变的场合。 2. 在线系统可编程性在线系统可编程器件（IS

31、P）是指在用户自己设计的目标系统中或线路板上，为重新构造设计逻辑而对器件进行编程或反复编程的能力。在系统编程器件的基本特征是利用器件的工作电压（一般为5V），在器件安装到系统板上后，不需要将器件从电路板卸下，可对器件进行直接配置，并可以改变器件内的设计逻辑，满足原有的PCB布局要求。采用ISP技术后，硬件设计可以变得像软件设计那样灵活而易于修改，硬件的功能也可以实时地加以更新或按预定的程序改变配置。这不仅扩展了器件的用途，缩短了系统的设计和调试周期，而且还省去了对器件单独编程的环节，因而也省去了器件编程设备，简化了目标系统的现场升级和维护工作。3. ispLSI/pLSI的结构ispLSI/pLSI考虑了实际系统的应用要求。为设计者提供了：高速度；可预测性能；低功耗；结构灵活；使用方便；所以系列间的设计可以移植；非易失在线系统可编程；全局时钟网络；边界扫描功能；内建存