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文档简介

1、ASIC第一次作业1.如图所示为基于传输门结构的D触发器，该D触发器带有异步高电平复位。54321根据上图设计电路网表，网表文件见附件1，用HSPICE 仿真验证该D触发器功能的正确性，得到波形如下图所示。2. 根据题意，我们将两个D触发器级联，从而可以满足题目要求的负载。级联后用HSPICE 仿真验证该D触发器功能的正确性，网表见附件2，得到波形如下图所示。建立时间和传输时间的仿真：一般减小寄存器数据到clock的时间不会使输出立刻出错，但它会使输出延时增大，所以寄存器的建立时间和保持时间定义成相对tcq 增大一个固定百分比时（一般为 5%），数据时钟的时间差。我们对D输入的信号进行扫描，使

2、它逐渐接近始终信号CLK。从而在输入端Q上可以看到会产生一系列不同的延时。仿真波形如下图所示：从上图中可以看出传输时间=15.901ns-15.05ns=0.85ns，从而使传输时间增大5%的时间对应图上所示的Q的绿色曲线，对应于D输入信号的蓝色曲线，从而可以得出建立时间为=0.3ns。保持时间的仿真：保持时间定义为当时钟上升沿来之后D需稳定一段时间才能使Q正确输出，从而可以设计网表扫描D信号，仿真波形如图所示，网表见附件3：从图中可以得到保持时间为=0.2ns。3.由于建立时间与D触发器的前半部分电路有关，即master部分，所以主要优化master部分电路的晶体管尺寸。我我们适当的改变晶体管尺寸，可得到下列波形，网表见附件4。优化后建立时间为=0.25ns。4.当Q端接负载的时候，传输延时

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