数字集成电路设计——全加器

1、精选优质文档-倾情为你奉上CMOS数字集成电路设计课程设计报告学 院： 专 业： 班 级：姓 名： 指导老师： 学 号：日 期：2013-6-30专心-专注-专业一、设计要求本次设计要求实现一个16位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对数字集成电路前端设计的认识。二、设计思路基本单元选用复杂cmos电路实现的一位全加器，将16个1位全加器级联成一个16位全加器。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎

2、刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。由于是初次接触icfb，对版图还不是太了解，本次试验采用最简单的直接级联形式。三、电路设计与验证（一）一位全加器的电路设计与验证1、原理图设计图3-1 一位全加器原理图如图3-1所示，为1位全加器的原理图。其中A、B为两个输入信号也即两个一位加数，Cin为前一位的进位输入信号，COUT为当前的进位输出信号，S为和输出信号。2、生成符号图图3-2 一位全加器的符号图如图3-2所示，为检查并保存1位全加器原理图后生成的符号图，左侧为输入信号A、B、Cin，右侧为输出信号COUT、S3、测试电路图3-

3、3 一位全加器的测试电路如图3-3，为一位全加器的测试电路。4、波形仿真图3-4 一位全加器仿真波形如图3-4所示,为一位全加器的仿真波形图。从图可以看出，仿真波形结果与真值表相符合。（二）16位全加器的电路设计与验证1、原理图设计图3-5 16位全加器原理图如图3-5所示，为16位加法器的原理图设计。16位加法器采用16个1位加法器串联，前一级的输出直接连到下一级的输入。其中A15:0、B15:0分别为16位输入信号，Cin为进位输入信号，S15:0为输出信号，COUT为进位输出信号。2、生成符号图图3-6 16位全加器的符号图如图3-6所示，为检查并保存16位全加器原理图后生成的符号图，左

4、侧为两个16位的输入信号A15:0、B15:0和进位输入信号Cin，右侧为A15:0、B15:0的和输出信号S15:0和进位输出信号COUT。3、测试电路图3-7 16位全加器的测试电路如图3-7所示，为16位全加器测试电路。4、波形仿真图3-8 关键路径上最大延迟如图3-8所示，为16位全加器的仿真波形，电路关键路径为从Cin到COUT的路径，延时为13.98-10.06=3.92ns。四、版图设计与验证（一）一位全加器版图设计与验证1、一位全加器版图设计图4-1 一位全加器版图2、一位全加器DRC规则验证DRC验证是为了检验设计的版图是否满足设计规则检查。如图Fig.4-2所示，为1位全加

5、器版图的DRC验证结果。从图中可以看出，最后DRC的结果有5个错误，都是金属密度的错误。这些错误在集成电路前端设计阶段可以忽略。3、一位全加器LVS验证图4-3 一位全加器LVS验证结果LVS检查是为了验证所画的版图和原理图是否匹配。如图4-3所示，为一位全加器的LVS验证结果，从图中可以看出，1位全加器的版图和原理图匹配，满足LVS验证。4、错误及解决方法1) LVS没通过但显示0个错误提示由于vdd和gnd标签没有打，或是标签没有用相应的金属层标签来标注。解决办法：加上vdd!和gnd！用相应的金属标示层标记vdd!与gnd!后即通过lvs，并注意版图里只能有一个vdd!和gnd！2) L

6、vs时cmos管模型不匹配出现管子模式不匹配的问题，是由于从原理图中提取的netlist网表中的mos管类型为PM或是NM，而版图中为pmos_3p3和nmos_3p3。将网表中的PM和NM分别改为pmos_3p3和nmos_3p3即可。（二）16位全加器版图设计与验证1、16位全加器版图设计图4-4 16位全加器版图2、一位全加器DRC规则验证如图4-5所示，为16位全加器的DRC验证结果，从图中可以看出16位全加器的设计满足DRC规则验证。3、16位全加器LVS验证图4-6 16位全加器LVS验证结果如图4-6所示，为16位全加器的LVS验证结果，从图中可以看出，16位全加器的设计原理图和版图对应，满足LVS验证。4、 错误及解决方法1） Lvs时cmos管模型不匹配出现管子模式不匹配