(完整word版)2008年12月SOPC助理工程师认证考试试题及答案

1、中国电子学会嵌入式系统工程师专业技术资格认证考试试卷： SOPC）题答勿内线封密（考试时间： 120 分钟）题号一二三四五总分分数一、选择题 （本大题共 15 个小题，每小题1 分，共 15 分）得分评阅人号证份身1、对于 FPGA芯片来讲，下列说法错误的是： （）AFPGA是现场可编程逻辑器件的缩写BFPGA的内部可以集成DSP、PowerPC等模块CFPGA是非易失性器件DFPGA的内部逻辑可以反复修改2、下列不属于软核处理器的是： （）名姓ALeon3B. OpenRisc1200C. MicroblazeD. MIPS3、下列不属于 FPGA片内资源的是哪个？（）A. PLL （锁相环

2、）B. LUT（查找表）C. NiosII软核处理器D. DSP 处理模块4、COS-II 操作系统属于：（）业专A. 顺序执行系统B. 占先式实时操作系统C. 非占先式实时操作系统D. 分时操作系统5、下列关于 SOPC的说法正确的是：（）A. SOPC系统可以对其结构进行修改，因此可以说SOPC是永不过时的嵌入式系统。B. NiosII是一种软核处理器，故可以任意修改其内部结构。C. NiosII可以脱离 FPGA芯片单独运行。D. SOPC系统具有体积小、快速灵活、低功耗等优点。6、下列可综合的 Verilog HDL 语句是：（）校A. ！=B. taskC. initialD. #d

3、elay学）7、下列 Verilog HDL表达式中正确的是：（）题答A. 4 b001 << 1 = 5b00010 ；勿内线B. ！4b1011 | ! 4 b0000 = 1 b1 ；封密第1页共10页（中国电子学会嵌入式系统工程师专业技术资格认证考试试卷： SOPCC. 4b1010& 4 b1101 = 1b1 ；D. 4b1011&& 4 b0100 = 4 b1111 ；8、下列选项中哪个不是嵌入式系统软硬件划分的原则。（）A. 系统优化原则B.资源利用率原则C. 性能原则D.性价比原则9、NiosII 的系统中 SDRAM的 IP 核时钟与系

4、统全局时钟相差多少度？（）A. -60度B. -50度C. -70度D. -90度10、下列描述可以在FPGA中稳定运行的是：（）A. 状态机编码中采用二进制编码方式B. 在时钟上升沿到来时 A 的值由“ 1001”变为“ 0110”C. 大量采用异步电路设计D. 采用时钟的正负沿调整采样11、下列关于 Verilog HDL模块连接正确的是：（）Module1 Module2(.a (code1 ),.clk (clk) ,.rst (rst ),.b ( k1 ) ;A. a 是顶层模块， code1 是底层模块。B. b 是顶层模块， k1 是底层模块。C. Module1 是底层模块，

5、 Module2 是顶层模块。D. Module2 的端口可以用 reg 类型定义12、下列关于 uClinux 的说法正确的是 :（）A. uClinux是在 linux的基础上裁剪了内核和应用程序库。B. uClinux可以使用 linux的一部分命令C. uClinux由于没有 MMU，故仅能运行在没有MMU的处理器上D. uClinux是硬实时的嵌入式操作系统。13、下列对 I2C 总线说法正确的是 : （）第2页共10页中国电子学会嵌入式系统工程师专业技术资格认证考试试卷： SOPCA. SCL 线为高电平时， SDA线又低电平向高电平跳变表示数据传输的开始。B. SCL 线为低电平

6、时， SDA线又低电平向高电平跳变表示数据传输的结束。C. SDA 线是双向的，而SCL线是单向的。D. 在标准传输模式下， I2C 总线的速度是400Kb/s14、下列关于存储器的说法错误的是: （）A. Nor flash的的特点是写入数据慢读出数据快。多用于存储指令。B. 所有的 Flash 存储器都存在“位交换” ，故必须使用 EDC/ECC算法以确保稳定性C. Sram 是静态随机存储器，一般读写速度很快但容量较小。D. DDR是在 SDRAM的基础上提高一倍时钟。15、下列哪项不是PLL 锁相环的功能 : （）A. PLL 可以优化时钟，故有效降低FPGA芯片的功耗。B. PLL

7、核是集成在 FPGA内的硬 IP 核，故无论使用与否， PLL 都存在在 FPGA中。C. 使用 PLL可以有效减少时钟偏斜的现象D. PLL 可以调整时钟的频率，占空比，相位等二、判断题 （本大题共 10 个小题，每题 1 分，共 10 分）得分评阅人1、NiosII系统结构中有32 个 32 位的通用寄存器， 8 个 32 位控制寄存器。（）2、Avalon 接口是一个同步协议的接口。 （）3、在较高频率下SDRAM控制器核与 SDRAM芯片之间需要 PLL 调整时钟相位。（）4、NiosII的定时器控制器的特性之一是具有增1、减 1 两种计数模式。（）5、在 QuartusII编译之前，

8、对 FPGA未使用的引脚一般要设置成As inputtri-stated。（）6、Flash 的数据总线是三态的， NiosIICPU与 Flash 相连接时需要 Avalon 三态总线桥。（）7、在 SOPC Builder 中定义 CPU的复位地址在 Flash ，而在 NiosII IDE中用户程序被连接到Flash之外的地址，那么elf2flash实用程序将在用户程序前插入一个Boot-copier。（）8、对于 SDRAM控制器的数据引脚，可以与OUTPUT属性的引脚相连，也可以与BIDIR属性的引脚相连。（）第3页共10页中国电子学会嵌入式系统工程师专业技术资格认证考试试卷： SO

9、PC9、SOPC Builder 提供了一个组件编辑器，一个典型的组件主要有三部分组成：硬件文件、软件文件和组件描述文件三部分组成。（）10、system.h 头文件对 SOPC硬件进行了软件的描述。 （）三、填空题 （本大题共 10 个空，每空 1 分，共 10 分）得分评阅人1、Altera公司的 FPGA常用的配置方式：JTAG 方式、 _ _、_ _。2、CycloneII FPGA 上面集成的 Block RAM 为 M4K，一个 M4K的大小是 _。3、使用 QuartusII进行 FPGA设计的开发流程是：设计输入、_、_、仿真、 _ 。4、NiosII IDE为软件开发提供了4

10、 个主要功能：工程管理器、编辑器和编译器、调试器、。5、SOPC组件 On-chip Memory 可以用作 RAM外，还可以设置成，甚至可以设置成双口存取。6、CycloneII EP2C20 器件包含 4 个 PLL，每个 PLL 均有个输出。其中第个输出的驱动能力最强。四、简答题 （本大题共 8 个小题，每小题5 分，共 40 分）得分评阅人1、简述 SOPC开发流程和对 SOPC的理解？第4页共10页中国电子学会嵌入式系统工程师专业技术资格认证考试试卷： SOPC2、简述 IP 核复用的好处。3、硬核和软核的区别。4、Moore 和 Mealy 状态机的异同？第5页共10页中国电子学会

11、嵌入式系统工程师专业技术资格认证考试试卷： SOPC5、如何理解可编程逻辑设计的面积和速度平衡与互换原则？6 、什么是同步设计，什么是异步设计？FPGA设计中为什么遵循同步设计原则？7、Verilog HDL设计中阻塞赋值和非阻塞赋值有什么区别？举例说明。第6页共10页中国电子学会嵌入式系统工程师专业技术资格认证考试试卷： SOPC8、简述 FPGA设计中毛刺产生的条件及消除毛刺的简单方法。五、程序题 （本大题共 3 个小题，共 25 分）得分评阅人1、在 Verilog HDL或者 VHDL中如何定义 inout型 的接口？（ 7 分）第7页共10页中国电子学会嵌入式系统工程师专业技术资格认

12、证考试试卷： SOPC2、系统的时钟输入是50MHz，请用 VerilogHDL或者 VHDL设计一个分频器得到10Hz的时钟输出。（ 8 分）3、 说明扫描矩阵键盘的工作原理，用Verilog或 VHDL编写去除按键抖动的代码？（提示：认为只有一次按下是键盘抖动，三次按下才是有按键输入）（10 分）第8页共10页中国电子学会嵌入式系统工程师专业技术资格认证考试试卷： SOPC答案选择题：1 C2 D3 C4B 5A6 B7 B8 A9 A10 B11、C 12 、A 13、B 14 、D 15、A判断题：1、 F2 、T3、T4、F5、T6、T7、T8、F9、T10T填空题：1、 AS方式

13、/EPCS方式 、PS方式 /CPLD方式2、 4Kbit3、综合、布局布线、配置或下载4、下载器5、 ROM6、 3、 3简答题：1、首先建立 SOPC工程添加系统需要的IP 核，设置每个 IP 核的属性，然后分别进行系统的硬件设计和软件设计，然后把硬件设计生成的配置文件下载到 FPGA，再启动 NiosII 运行软件程序。 SOPC设计灵活，可以根据需要设计针对不同应用的嵌入式系统。2、设计快速、方便、灵活、性能优化，3、硬核是实际电路构成的不可以改变的功能模块。软核是用 HDL语言编写的可以修改全部或部分内部结构的功能模块。4、如果逻辑输出只取决于当前状态，这样的状态机叫Moore 状态

14、机。如果逻辑输出不仅取决于当前状态，而且还取决于输入，这样的状态机叫Mealy 状态机。5、面积指占用的逻辑单元的数量，速度指模块的处理速度。面积和速度是相互制约的，也就是说，如果占用很小的FPGA面积，速度就受到一定限制，相反，想要较高的处理速度必然是占用很大的面积。所以在 FPGA中一定要考虑模块的实际需要，如果要达到很高的处理速度可以多个模块并行处理，如果要节省逻辑资源，可以反复使用一个处理模块。6、如果设计中功能模块内的寄存器值都在同一个时钟的上升沿或下降沿下变化， 这个设计就是同步设计，否则为异步设计。在 FPGA中采用同步设计的原因是保证设计的稳定性，减少竞争和冒险的发生。7、 a

15、lways (posedge clk)BeginA<=B;B的值赋给 AC<=D;同时D的值赋给 CEnd非阻塞always (posedge clk)BeginA=B;B的值赋给 AC = D ;下一个上升沿时 D 的值赋给 CEnd阻塞8、如果输入端的多位信号，其中的两位或者两位以上逻辑值在同一时间向相反方向跳变，在输出端就可能出现毛刺。第9页共10页中国电子学会嵌入式系统工程师专业技术资格认证考试试卷： SOPC1 、在时钟方面多使用 PLL，2、逻辑多采用同步设计， 3、使用 D触发器。程序题：1、inout data ;Input data_in ;Reg data_reg ;Reg link_data ;assign data = link_data ? data_reg : 1 bz ; / link_data为高时， data 是输出端；link_data为低时， data 是输入端。2、 parameter period = 5000000 ;Reg31:0 cnt ;Regclkout ;Always (posedge clk or negedge rst)BeginIf ( rst = 0 )Cnt <= 32 b0 ;ElseCnt <= cnt + 1 ;If (cnt