实验二组合逻辑电路设计方案fpga

1、实验二组合逻辑电路的设计一、实验目的：1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。2、加深对EPLD设计全过程的理解。3、掌握组合逻辑电路的静态测试方法。二、实验设备：PC机三、实验内容：1、用VHDL语言输入法设计三人表决器，其输入为8421码，要求当输入1的个数大于等于2时，判别电路输出为1;反之为0。2、用VHDL语言输入法设计8-3编码器。四、实验步骤：（一）三人表决器VHDL语言源程序，建立工程。VHDL语言源程序1、米用文本编辑器输入二人表决器如下所示：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_

2、unsigned.all;entitybjisport(m:instd_logic_vector(2downto0);y:outstd_logic);end;architectureoneofbjisbeginprocess(m)beginifm="000"theny<='0'elsifm="001"theny<='0'elsifm="010"theny<='0'elsifm="011"theny<='1'elsifm=&quo

3、t;100"theny<='0'elsifm="101"theny<='1'elsifm="110"theny<='1'elsifm="111"theny<='1'endif;endprocess;*MAX'-plflC-1；而如骈成!?®时刑Te&啤伸hE#场t?蛇rUAn峋MHtp卬财雄瞄网典找昼寻-J3-EZEES.XTd._2c!g,.E_i1>E4-stie-te.iffHed.jlIIjn写my

4、bj1giparfeCo.:.nabd_L=£-=_TE：EQ-zS-ddraba0);T:4ilVJ<C4l_lOf|lClJ,rid7x-=kitc»=xcacce-£1.3fcHtfliTIpfOSBiBJ!La,beaiaIfHL="ggg-购j-JLai£'-e-laifn-'Clbm/H,Xgwal!，Cli"-Eh>-n.111pB2a££Kv-iD0PfhsnfC-'O'e-lair*r131"Thenflaifm='"ilC&

5、#39;"xh«n|='11fcJ.±i£llipthj=ri；vndif;ndpracBsai：±nd：|囱13RlU|IE，end;2、编译并进行仿真，仿真结果如下所示:由仿真结果可以验证当输入1的个数大于等于2时，判别电路输出为1;反之为0。可以达到三人表决器的效果。（二）8-3编码器1、采用文本编辑器输入8-3编码器VHDL语言源程序，建立工程。VHDL语言源程序如下所示：的湘加底II-命ird命蝠寸湘仰皿1-|encoder81.,.,l,d-TextEditorlibraryieee;useieee.std_logic_11

6、64.all;entityencoder83isport(d:instd_logic_vector(7DOWNTO0);y:outstd_logic_vector(2downto0);endencoder83;architecturearcofencoder83isbeginPROCESS(d)BEGINifd(7)='0'theny<="111"elsifd(6)='0'theny<="110"elsifd(5)='0'theny<="101"elsifd(4)='0'theny<="100"elsifd(3)='0'theny<="011"elsifd(2)='0'theny<="010"elsifd(1)='0'theny<="001"elsey<="000"endif;ENDPROCESS;endarc;2、编译并进行仿真，仿真结果如下所示:五、心得与体会实验中意识到，自己对课本知识较为生疏，在面对实验的过