数字电子技术基础：第六章 时序逻辑电路的分析与设计

1、6 . 时序逻辑电路的分析与设计6.1 时序逻辑电路的基本概念6.2 同步 时序逻辑电路的分析6.3 同步 时序逻辑电路的设计6.4 异步 时序逻辑电路的分析6.5 若干典型的时序逻辑集成电路*6.6 用Verilog描述时序逻辑电路*6.7 时序逻辑可编程逻辑器件教学基本要求2、熟练掌握时序逻辑电路的分析方法1、熟练掌握时序逻辑电路的描述方式及其相互转换。3、熟练掌握时序逻辑电路的设计方法4、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。6.1 时序逻辑电路的基本概念6.1.1 时序逻辑电路的模型与分类6.1.2 时序电路逻辑的表达6.1 时序逻辑电路的基本概念6.1

2、.1 时序逻辑电路的模型与分类1. 时序电路的一般化模型 组组合合电电路路 I O 存存储储电电路路 E S i j k m *电路由组合电路和存储电路组成。 *电路存在反馈。 结构特征: 激励方程: Eg(I，S) 状态方程 : Sn+1h(E，Sn) 表达输出信号与输入信号、状态变量的关系式表达了激励信号与输入信号、状态变量的关系式表达存储电路从现态到次态的转换关系式 组组合合电电路路 I O 存存储储电电路路 E S i j k m 输出方程: Of(I，S) 2、异步时序电路与同步时序电路时序电路同步：存储电路里所有触发器有一个统一的时钟源，它们的状态在同一时刻更新。 异步： 没有统一

3、的时钟脉冲或没有时钟脉冲，电路的状态更新不是同时发生的。 1D Q0 FF0 FF1 Q1 Q1 Q0 & Z CP 1D CP X 1J C1 1K 1J C1 1K =1 Q1 “1” Q2 Y & Q2 Q1 FF1 FF2 1D C1 & 1 & D0 Q0 FF0 Q0 & 1 1D C1 D1 Q1 FF1 Q1 Y A CP 输出方程A)QQ(Y10 A)QQ(D100 AQD01 激励方程组 A)QQ(Qnnn1010 AQQnn011 状态方程组DQn 111. 逻辑方程组6.1.2 时序电路功能的表达方法状态转换真值表100010001100000000nQ1nQ011nQ

4、10nQYA010100011100010111011101001110输出方程A)QQ(Y10 A)QQ(Qnnn1010 AQQnn011 状态方程组1. 根据方程组列出状态转换真值表将状态转换真值表转换为状态表0 1 / 00 0/ 11 11 1 / 00 0 / 11 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1状态表nnQQ01YQQnn/1011A=1A=0状态转换真值表010100011100010111011101001110100010001100000000nQ1nQ011nQ10nQYA状态表0 1 / 00 0/ 11 11 1 / 00 0

5、/ 11 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1nnQQ01YQQnn/1011A=1A=0 10 11 00 01 0/0 1/0 0/1 10 11 00 01 1/0 0/11/00/11/02.根据状态表画出状态图 CP A Q0 Q1 Y 4. 时序图 时序逻辑电路的四种描述方式是可以相互转换的状态表0 1 / 00 0/ 11 11 1 / 00 0 / 11 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1nnQQ01YQQnn/1011A=1A=0根据状态表画出波形图6.2 时序逻辑电路的分析6.2.1 分析同步时序逻辑电路的一

6、般步骤6.2.2 同步时序逻辑电路分析举例时序逻辑电路分析的任务： 分析时序逻辑电路在输入信号的作用下，其状态和输出信号变化的规律，进而确定电路的逻辑功能。6.2 时序逻辑电路的分析 时序电路的逻辑功能是由其状态和输出信号的变化的规律呈现出来的。所以,分析过程主要是列出电路状态表或画出状态图、工作波形图。分析过程的主要表现形式:6.2.1 分析同步时序逻辑电路的一般步骤:1.了解电路的组成：电路的输入、输出信号、触发器的类型等 .确定电路的逻辑功能.3.列出状态转换表或画出状态图和波形图； 2. 根据给定的时序电路图,写出下列各逻辑方程式：() 输出方程； () 各触发器的激励方程;（3）状态

7、方程: 将每个触发器的激励方程（驱动方程）代入其特性方程得状态方程.例1 试分析如图所示时序电路的逻辑功能。6.2.2 同步时序逻辑电路分析举例 T0 Q0 Q0 A CP 1T C1 T1 Q1 Q1 1T C1 & FF0 FF1 Y & G1 G2 电路是由两个T 触发器组成的同步时序电路。 解：(1)了解电路组成。(2) 根据电路列出三个方程组激励方程组: T0=A T1=AQ0 输出方程组: Y=AQ1Q0将激励方程组代入T触发器的特性方程得状态方程组nnnnQTQTQTQ 1nnnnnQ)AQ(QQAQ1011010 (3) 根据状态方程组和输出方程列出状态表Y =A Q1Q0nn

8、QAQ010 nnnQ)AQ(Q1011 nnQQ01Y/QQnn1011 0 0 / 11 1 / 01 11 1 / 01 0 / 01 01 0 / 00 1 / 00 10 1 / 00 0 / 00 0A=1A=0(4) 画出状态图nnQQ01Y/QQnn1011 0 0 / 11 1 / 01 11 1 / 01 0 / 01 01 0 / 00 1 / 00 10 1 / 00 0 / 00 0A=1A=0 1/1 1/0 01 00 11 10 1/0 1/0 0/0 0/0 0/0 0/0 Q1Q0 A/Y CP A Q0 Q1 1 2 3 4 5 6 7 8 9 10 Y

9、nnQQ01Y/QQnn1011 0 0 / 11 1 / 01 11 1 / 01 0 / 01 01 0 / 00 1 / 00 10 1 / 00 0 / 00 0A=1A=0(5) 画出时序图(6) 逻辑功能分析观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数器。当A=0时停止计数，电路状态保持不变；当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y 输出1，且电路状态将在下一个CP上升沿回到00。输出信号Y的下降沿可用于触发进位操作。 1/1 1/0 01 00 11 10 1/0 1/0 0/0 0/0 0/0 0/0 Q1Q0 A/Y CP A Q

10、0 Q1 1 2 3 4 5 6 7 8 9 10 Y 例2 试分析如图所示时序电路的逻辑功能。 CP X 1J C1 1K 1J C1 1K =1 Q1 “1” Q2 Y & Q2 Q1 FF1 FF2 电路是由两个JK触发器组成的穆尔型同步时序电路。 解：1.了解电路组成。J2=K2=X Q1 J1=K1=1Y=Q2Q1 2.写出下列各逻辑方程式：输出方程激励方程1n111111 QnnnQQQ 1212XnnnQQQ1QJQnnnKQJ2=K2=X Q1 J1=K1=11QJQnnnKQ将激励方程代入JK触发器的特性方程得状态方程1nn21212XXQnnnQQQQ整理得：FF2FF13

11、.列出其状态转换表，画出状态转换图和波形图111nnQQ1212XnnnQQQY=Q2Q1 nn12QQYnn/QQ1112 1 11 00 10 0X=1X=0状态转换表1 0 / 10 0 / 10 1 / 01 1 / 00 0 / 01 0 / 01 1 / 00 1 / 0状态图 X/Y 0/0 0/1 0/0 0/0 00 11 01 10 Q2Q1 1/0 1/0 1/1 00 11 01 10 1/0 nn12QQYnn/QQ1112 1 0 / 10 0 / 11 10 1 / 01 1 / 01 00 0 / 01 0 / 00 11 1 / 00 1 / 00 0X=1X

12、=0画出状态图根据状态转换表，画出波形图。nnQQ011011nnQQ11 0 0 0 1 100 1 1 1 1 000 0 1 0 0 101 10 10 0A= 1A= 0Z CP A Q0 Q1 Z 10011100110110Q2Q1 X/Y 0/0 0/1 1/0 0/0 1/0 0/0 1/1 00 11 01 10 1/0 Q2Q1 X=0时 00 01 10 11 00 11 10 01 电路功能：可逆计数器 X=1时Y可理解为进位或借位端。电路进行加1计数电路进行减1计数 。.确定电路的逻辑功能.例3 分析下图所示的同步时序电路。 & CP 1D Q0 Z1 FF0 Z0

13、Z2 FF2 FF1 Q2 Q1 Q0 Q2 Q1 1D 1D C1 C1 C1 DQn1nnnnQDQDQQD1201010 激励方程组输出方程组 Z0=Q0 Z1=Q1 Z2=Q21.根据电路列出逻辑方程组:得状态方程nnnnnnnQDQQDQQQDQ1212011101010 2.列出其状态表将激励方程代入D 触发器的特性方程得状态方程DQn 1nnnQQQ0112101+112 nnnQQQ1 1 01 1 11 0 01 1 00 1 01 0 10 0 11 0 01 1 00 1 11 0 00 1 00 1 00 0 10 0 10 0 0状态表3. 画出状态图 000 001

14、 100 011 010 110 101 111 Q2Q1Q0 nnnQQQ0112101+112 nnnQQQ1 1 01 1 11 0 01 1 00 1 01 0 10 0 11 0 01 1 00 1 11 0 00 1 00 1 00 0 10 0 10 0 0状态表3. 画出时序图 CP Q0 Q2 Q1 TCP 由状态图可见，电路的有效状态是三位循环码。从时序图可看出，电路正常工作时，各触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号,循环周期为3TCP。电路的功能为脉冲分配器或节拍脉冲产生器。 CP Q0 Q2 Q1 TCP 000 001 100 011 010 110 1

15、01 111 Q2Q1Q0 4、逻辑功能分析米利型和穆尔型时序电路 组组合合电电路路 I O 存存储储电电路路 E S i j k m 组组合合电电路路 CP 或或 CP 电路的输出是输入变量A及触发器输出Q1、 Q0 的函数，这类时序电路亦称为米利型电路 米利型电路 组组合合电电路路 I O 存储电路存储电路 E S i j k m CP 或 CP 组组合合电电路路 电路输出仅仅取决于各触发器的状态，而不受电路当时的输入信号影响或没有输入变量，这类电路称为穆尔型电路 穆尔型电路 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。 由由 给给

16、 定定 的的 逻逻辑辑 功功 能能 建建 立立原原 始始 状状 态态 图图和和 原原 始始 状状 态态表表 状状态态 化化简简 状状态态 分分配配 选选择择 触触发发器器类类型型 确确定定 激激励励方方程程组组 和和 输输出出方方程程组组 画画出出 逻逻辑辑图图并并检检查查自自启启动动能能力力 同步时序电路的设计过程(1)根据给定的逻辑功能建立原始状态图和原始状态表(2)状态化简-求出最简状态图 ；合并等价状态，消去多余状态的过程称为状态化简等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符

17、号。 找出所有可能的状态和状态转换之间的关系。 根据原始状态图建立原始状态表。(3)状态编码（状态分配）；(4)选择触发器的类型(6)画出逻辑图并检查自启动能力。给每个状态赋以二进制代码的过程。根据状态数确定触发器的个数，(5)求出电路的激励方程和输出方程 ；（M:状态数;n:触发器的个数）2n-1M2n 例1 用D触发器设计一个8421 BCD码同步十进制加计数器。 8421码同步十进制加计数器的状态表nQ3nQ2nQ1nQ01+3nQ1+2nQ1+1nQ1+0nQ0000100191001000180001111071110011060110101051010001040010110031

18、10001002010010001100000000次 态现 态计数脉冲CP的顺序nQ3nQ2nQ1nQ01+3nQ1+2nQ1+1nQ1+0nQ000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次 态现 态计数脉冲CP的顺序(2) 确定激励方程组00001001000111100110101000101100010010003D2D1D0D激励信号D3、 D2、 D1、 D0是触发器初态的函数D3、 D2、 D1、 D0、是触发器初态还是次态的函数？ 0 1 0

19、1 0 1 0 1 0 0 1 0 0 1 1 0 0 1 1 0 D0 D1 Q n 1 Q n 3 Q n 2 Q n 0 Q n 1 Q n 3 Q n 2 Q n 0 画出各触发器激励信号的卡诺图 0 0 1 0 1 1 0 1 0 0 D2 Q n 1 Q n 3 Q n 2 Q n 0 0 0 0 0 0 0 1 0 1 0 D3 Q n 1 Q n 3 Q n 2 Q n 0 nnnnnQQQQQD012033 nnnnnnnQQQQQQQD01202122 nnnnnQQQQQD013011 nQD00 画出完全状态图电路具有自启动能力 0000 1000 0111 0110

20、0101 0100 0011 0010 0001 1001 Q3Q2Q1Q0 1110 1111 1010 1011 1100 1101 (3) 画出逻辑图，并检查自启动能力 R C1 1D FFQ0 R C1 1D FFQ2 R C1 1D FFQ1 R C1 1D FFQ3 QQQQ画出逻辑图 CP RESEnnnnnQQQQQD012033 nnnnnnnQQQQQQQD01202122 nnnnnQQQQQD013011 nQD00 CP & & & R C1 1D FF0 Q0 R C1 1D FF2 Q2 R C1 1D FF1 Q1 R C1 1D FF3 Q3 1 1 1 1

21、1 RESEQ3 Q0 Q1 Q2 例2:设计一个串行数据检测器。电路的输入信号X是与时钟脉冲同步的串行数据，其时序关系如下图所示。输出信号为Z；要求电路在X信号输入出现110序列时，输出信号Z为1，否则为0。a 初始状态;b A输入1后;c A输入11后;d A输入110后。 2.）定义输入 输出逻辑状态和每个电路状态的含义；1.）确定输入、输出变量及电路的状态数:输入变量：A状态数：4个输出变量：Z解: (1)根据给定的逻辑功能建立原始状态图和原始状态表 2. 状态化简列出原始状态转换表现态现态次态次态/输出输出A=0A=1aa / 0b / 0ba / 0c / 0cd/ 1c/ 0da

22、/ 0b/ 0现态现态次态输出次态输出A=0A=1aa/ 0b /0ba / 0c/0ca/1c /0abc0/01/00/01/01/00/1 a d c b 0/0 1/0 0/0 1/0 0/0 1/0 0/1 1/0 初始状态初始状态 S A/Y 3、状态分配令 a = 00，b = 01，c = 11， 0/0 1/0 0/1 1/0 1/0 0/0 00 11 01 现态现态Q1Q0Q1n+1 Q0n+1 YA=0A=10000 / 001 /00100 / 011 /01100 / 111 /04、选择触发器的类型触发器个数: 两个。 类型：采用对 CP 下降沿敏感的 JK 触发

23、器。abc0/01/00/01/01/00/1 5. 求激励方程和输出方程现态现态Q1Q0Q1n+1 Q0n+1 YA=0A=10000 / 001 /00100 / 011 /01100 / 111 /0 1 0 J=XK=1J=1K=XJ=XK=0J=0K=XnQ1nQ01+1nQ1+0nQ状态转换真值表及激励信号K0J0K1J1激励信号YA0000000000101001010000 0100111101 0110001111111100 0 0 1 0 J1 A Q1 n Q0 n AQY1 0 1 K1 A Q1 n Q0 n 0 0 0 0 0 1 Y A Q1 n Q0 n 0

24、1 0 1 0 1 J0 K0 A Q1 n Q0 n A Q1 n Q0 n AJ 0AK 0AQJ01 AK 1 FF0 FF1 & & 1 A CP C1 1J 1K C1 1J 1K Y Q0 Q1 AQY1 AJ 0AK 0AQJ01 AK 11Q0Q100001110/01/00/01/01/00/10/11/1AQY1 AQQY01 1 Y1Q0Q0 Y1Q0Q FF0 FF1 & & 1 A CP C1 1J 1K C1 1J 1K Y Q0 Q1 AQY1 AQQY01 0/0 0/0 b c g d f 0/0 0/0 0/0 0/0 1/1 1/1 1/1 1/0 1/0

25、 1/0 0/0 e a 1/1 0/0 0/0 b c g d f 0/0 0/0 0/0 0/0 1/1 1/1 1/1 1/0 1/0 1/0 0/0 e a 1/1 1、列出原始状态表原始状态表f / 1a / 0gf / 1g / 0ff / 1a / 0ef / 1e / 0dd / 0a / 0cd / 0c / 0bb / 0a / 0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）f / 1a / 0gf / 1g / 0ff / 1a / 0ef / 1e / 0dd / 0a / 0cd / 0c / 0bb / 0a / 0aA=1A=0次态/输出（Sn+1/Y）现

26、态（Sn）第一次化简状态表f / 1e / 0ff / 1a / 0ef / 1e / 0dd / 0a / 0cd / 0c / 0bb / 0a / 0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）2、状态表化简011 / 1000 / 0100011 / 1100 / 0011011 / 0000 / 0010011 / 0010 / 0001001 / 0000 / 0000A=1A=0次态/输出（Sn+1/Y）现态（Sn）已分配状态的状态表2、状态编码a=000;b=001;c=010 ;d=011;e=100最后简化的状态表d / 1a / 0ed / 1e / 0dd /

27、0a / 0cd / 0c / 0bb / 0a / 0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）三种状态分配方案状态状态方案方案1自然二进制自然二进制码码方案方案2格雷码格雷码方案方案3“一对一一对一”a0 0 00 0 00 0 0 0 1b0 0 10 0 10 0 0 1 0c0 1 00 1 10 0 1 0 0d0 1 10 1 00 1 0 0 0e1 0 01 1 01 0 0 0 0状态转换真值表nQ1nQ012 nQnQ211 nQ10 nQ11101001000000011110111000010110011010100000001001101100001001

28、000100100000000000Y (D0) (D1) (D2)A3、求激励方程、输出方程 D2 0 0 0 0 0 0 0 1 0 0 A Q n 2 Q n 1 Q n 0 D1 0 0 1 1 0 1 1 0 0 1 A Q n 2 Q n 1 Q n 0 D0 0 1 1 0 0 1 1 0 0 1 A Q n 2 Q n 1 Q n 0 Y 0 0 0 0 0 0 1 0 0 1 A Q n 2 Q n 1 Q n 0 AQQQDnnn01122 AQAQQQDnnnn21101 AQQQYnnn201 AQDn 100 画出逻辑电路 D0 Q0 Q0 FF0 1D C1 R D

29、1 D2 Q2 Q2 FF2 1D C1 R Q1 Q1 FF1 1D C1 R & 1 & & 1 & A R Q2Q1Q0+Q1A+Q2A Q1Q0A Y=Q1Q0A+Q2A CP 画出完整的状态图，检查所设计的计数器能否自启动. 0/0 0/0 0/0 0/0 1/0 1/0 1/1 100 001 011 010 000 0/0 1/0 101 111 110 1/1 1/1 0/0 0/0 0/0 1/1 1/1 6. 4 异步时序逻辑电路的分析一. 异步时序逻辑电路的分析方法：分析步骤:3.确定电路的逻辑功能。2.列出状态转换表或画出状态图和波形图； 1. 写出下列各逻辑方程式：b

30、)触发器的激励方程；c) 输出方程d)状态方程a)时钟方程 CL& Z Q0 Q1 Q0 Q1 FF1 1D C1 FF0 1D C1 CPCP（1）分析状态转换时必须考虑各触发器的时钟信号作用情况有作用，则令cpn=1；否则cpn=0根据激励信号确定那些cpn=1的触发器的次态，cpn=0的触发器则保持原有状态不变。（2）每一次状态转换必须从输入信号所能触发的第一个触发器开始逐级确定（3）每一次状态转换都有一定的时间延迟同步时序电路的所有触发器是同时转换状态的，与之不同，异步时序电路各个触发器之间的状态转换存在一定的延迟，也就是说，从现态Sn到次态Sn+1的转换过程中有一段“不稳定”的时间。

31、在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态，即次态Sn+1。 注意:例1 分析如图所示异步电路1. 写出电路方程式 时钟方程输出方程激励方程 CP0=CLK求电路状态方程 触发器如有时钟脉冲的上升沿作用时，其状态变化； 如无时钟脉冲上升沿作用时，其状态不变。n0n1QQZ CP1=Q0二. 异步时序逻辑电路的分析举例 CLK & Z Q0 Q1 Q0 Q1 FF1 1D C1 FF0 1D C1 CPCP00QD 11QD 000000001+0cpQcpQcpQcpDQnnnn 111111111+1cpQcpQcpQcpDQnnnn 00CP0

32、CP1Q0Q1CP11Q n10Q n111 10 x11 0100 10 x00 011(X-无触发沿 , -有触发沿) 00/0 Q1Q0/Z 11/1 10/0 01/0 CP Q0 Q1 Z 1TCP 状态不确定状态不确定 根据状态图和具体触发器的传输延迟时间tpLH和tpHL，可以画出时序图 4. 逻辑功能分析该电路是一个异步二进制减计数器，Z信号的上升沿可触发借位操作。也可把它看作为一个序列信号发生器。例2 分析如图所示异步时序逻辑电路. CLK Q0 FF0 Q1 FF1 Q2 & Q0 Q1 CP0 CP1 FF2 Q2 CP2 C C C CLK Q0 FF0 Q1 FF1

33、Q2 & Q0 Q1 CP0 CP1 FF2 Q2 CP2 C C C 状态方程 00001+0cpQcpQQnnn 11111+1cpQcpQQnnn 02021+2cpQcpQQnnn 时钟方程 CLKQCLKQCP220 01QCP CLK)QQQ(CLKQQQCP2102102 解 (1) 列出各逻辑方程组 (2) 列出 状态表nQ2nQ1nQ012nQ11nQ10nQ110100010010110100100100000cp0cp1cp2110001111010001011100001101000001001001111110（CP=0表示无时钟下降沿，CP=1表示有时钟下降沿）电路

34、是一个异步五进制加计数电路。(4) 逻辑功能分析(3) 画出状态图 Q2Q1Q0 100 010 000 001 011 101 111 110 6.5 若干典型的时序逻辑集成电路6.5.1 寄存器和移位寄存器6.5.2 计数器6.5 若干典型的时序逻辑集成电路1、 寄存器6.5.1 寄存器和移位寄存器寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。 一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1

35、 E Q7 D0 D1 D7 8位CMOS寄存器74HC374脉冲边沿敏感的寄存器 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位CMOS寄存器74HC/HCT37411111101118位CMOS寄存器74LV374高阻HHH高阻LLH存入数据，禁止输出HHL对应内部触发器的状态LLL存入和读出数据Q0Q7DNCP输出内部触发器输 入工作模式OE1nNQ2、 移位寄存器 移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。按移动方式分单向移位寄存器双向移位寄存器左移位寄存器

36、移位寄存器的逻辑功能分类移位寄存器的逻辑功能右移位寄存器 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF3 FF0 FF1 FF2 (1) 基本移位寄存器（a）电路串行数据输入端串行数据输出端并行数据输出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1Q3n+1 =D3 = Qn22、写出激励方程：3、写出状态方程：(b). 工作原理 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 D2=Qn1D0

37、D1 D2 D3 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后2CP 后3CP 后4CP 后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n+1 =Qn2 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 1011 DSI CP 1 1 0 1 1 2 4 3 5 6 8 7 0 0 0 0 0 DSI =11010000,从高位开始输入 串串行行输输出出 并并行行输输出出DPO 经过4个CP脉冲作用后，从DS 端串行输

38、入的数码就可以从Q0 Q1 Q2 Q3并行输出。 串入并出 经过7个CP脉冲作用后，从DSI 端串行输入的数码就可以从DO 端串行输出。 串入串出 Q0 Q1 Q2 Q3(DSO) （2）典型集成电路 1D C1 R 1 1 1 1 1 Q0 1D C1 R 1 Q1 1D C1 R 1 Q7 CP CRDSA DSB & 内部逻辑图8位移位寄存器74HC/HCT1642. 多功能双向移位寄存器 D0 FF0 D1 FF1 D2 FF2 D3 FF3 并并行行输输入入 并并行行输输出出 右右移移串串行行输输入入（DIR） 左左移移串串行行输输出出（DOL） 右右移移串串行行输输出出（DOR）

39、左左移移串串行行输输入入（DIL） Q0 Q1 Q2 Q3 多功能移位寄存器工作模式简图（1）工作原理高位移向低位-左移低位移向高位-右移 1D C1 1D C1 FFm 0 1 3 2 1 0 MUX MUXm Dm1 Dm FFm1 1D C1 FFm+1 Dm+1 Dm CP S1 S0 Qm1 Qm Qm+1 实现多种功能双向移位寄存器的一种方案(仅以FFm为例)nmnmQQ11 nmnmQQ11 mnmDQ 1S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11nmnmQQ 1并入不变低位移向高位（2）典型集成电路CMOS 4位双向移位寄存器74HC/HCT194 1

40、S C1 FF0 S1 1 & 1R R 1 DSR 1 S0 1 1 1 & & & 1 DI0 & & & & 1 DI1 & & & & 1 DI2 & & & & 1 DI3 1 DSL 1 D0 D0 CP 1 1S C1 FF1 1R R 1 1 D1 D1 1S C1 FF2 1R R 1 1 D2 D2 1S C1 FF3 1R R 1 1 D3 D3 CR 1 1 Q0 1 Q1 1 Q2 1 Q3 Q0 Q1 Q2 Q3 74HCT194 的功能表 10 nQ11 nQ12 nQ13 nQCRnQ0nQ1nQ2nQ3nQ1nQ2nQ0nQ1nQ2nQ3nQ1nQ2nQ37D

41、3D2D1D0DI3*DI2*DI1*DI0*HHH6H HLHH5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左移DSL右移DSRS0S1行并行输入时钟CP串行输入控制信号清零输 出输 入nQ0nQ1nQ22、计数器的分类按脉冲输入方式，分为同步和异步计数器按进位体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器概 述1、计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。6.5.2 计数器同步计数器异步计数器加计数器减计数器可逆计数器二进制计数器非二进制计数

42、器 十进制计数器 任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器 十进制计数器 任意进制计数器一一 、同步计数器、同步计数器1.同步二进制计数器（1）加法计数器：6.3.2 计数器计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i 位以下皆为1时，则第i 位应翻转。由此得出规律，若用T 触发器构成计数器，则第i位触发器输入端Ti 的逻辑式应为：10021TQQQTiii.图6.3.8为4位同步二进制计数器的逻辑电路。每个触发器都是联成T 触发器。a.驱动方程21031020101QQQTQQTQTT图图6.3.86.3.2 计数器b. 状态方程：T触发器

43、的特性方程为QTQTQ*则状态方程为321032103210*3210210210*2101010*10*0)()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQc.输出方程：21031020101QQQTQQTQTT图图6.3.86.3.2 计数器计数器3210QQQQC d. 状态转换表：状态转换表：6.3.2 计数器计数器321032103210*3210210210*2101010*10*0)()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ3210QQQQC e.状态转换图：状态转换图：6.3.2 计数器计数器f.时序图：6.3.

44、2 计数器g.逻辑功能:(1)由于每输入16个CLK 脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器。若二进制数码的位数为n，而计数器的循环周期为2n，这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量，为2n1.(2) 计数器有分频功能，也把它叫做分频器。若CLK脉冲的频率为 f0 , 则由16进制计数器的时序图可知，输出端Q0、Q1、Q2、Q3的频率为f0 / 2、f0 / 4、f 0 / 8、f0 / 16.6.3.2 计数器计数器(2)减法计数器：6.3.2 计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i 位以下皆为0时

45、，则第i 位应翻转。由此得出规律，若用T 触发器构成计数器，则第i 位触发器输入端Ti 的逻辑式应为：10021TQQQTiii.(1) 异步二进制计数器-4位异步二进制加法计数器 工作原理 FF0 R CR Q0 1 FF1 R FF2 R FF3 R 1 CP Q1 Q2 Q3 1 1 1 1 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 C C C C 1、 二进制计数器 CP 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0

46、1 0 1 0 Q1 1 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 Q3 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 结论:CPQff210 CPQff411 CPQff812 计数器的功能：不仅可以计数也可作为分频器。CPQff1613 Q0 CP Q1 Q2 Q3 1 2 3 4 5 6 7 8 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 9 10 11 12 13 14 15 16 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0

47、 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1tpd 2tpd 3tpd 4tpd 4tpd 如考虑每个触发器都有1tpd的延时，电路会出现什么问题？异步计数脉冲的最小周期 Tmin=n tpd。（n为位数） 典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。 1CP 1 2 1 1M1Q0 1Q1 1Q2 1Q3 3 4 5 6 2CP 112 2M2Q0 2Q1 2Q2 2Q3 119 8 74HC/HCT393的逻辑符号Q0在每个CP都翻转一次Q1

48、仅在Q0=1后的下一个CP到来时翻转FF0可采用T=1的T触发器FF1可采用T= Q0的T触发器Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转FF2可采用T= Q0Q1T的触发器Q2仅在Q0=Q1=1后的下一个CP到来时翻转FF3可采用T= Q0Q1Q2T的触发器4位二进制计数器状态表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进位输出电路状态计数顺序(2)二进制同步加计数器 FF0 1D C1 T0

49、=CE CE Q0 CP = FF1 1D C1 T1=Q0CE Q1 = FF2 1D C1 T2=Q1Q0CE Q2 = FF3 1D C1 T3=Q2Q1Q0CE Q3 = & & & Q0 Q1 Q2 Q3 1 1 4位二进制同步加计数器逻辑图CE=0保持不变CE=1计数 CEQQQQQQTCEQQQQTCEQQTCET0120123010120010 Q0 CP Q1 Q2 Q3 1tpd 4位二进制同步加计数器时序图 D0 & 1 & 1 & 1 F F0 1 D C 1 R Q Q = & & & 1 F F1 1 D C 1 R Q Q = & & & 1 F F2 1 D C

50、 1 R Q Q = & & & 1 F F3 1 D C 1 R Q Q = = 1 1 Q0 1 Q1 1 Q2 1 Q3 1 TC D1 1 D2 1 D3 1 & 1 1 1 1 1 C E T C EP P E C P C R (2)典型 集成计数器74LVC1612选1数据选择器(2)时序图 CR PE CP CEP CET Q0 Q1 Q2 Q3 TC 计计数数 保保持持 异异步步清清零零 同同步步预预置置 D3 D0 D1 D2 TC=CETQ3Q2Q1Q074LVC161逻辑功能表输输 入入输输 出出清零清零预预置置使能使能时钟时钟预置数据输入预置数据输入计计 数数进进位位C

51、EPCETCPD3D2D1D0Q3Q2Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持*HHHH计计数数*CR的作用？PECRPE的作用？例6.5.1 试用74LVC161构成模216的同步二进制计数器。 LD PE D0 D1 D2 D3 CEP CET CP TC IC0 CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2 D3 CEP CET CP TC IC1 CR Q0 Q1 Q2 Q3 D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D