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文档简介

1、封面作者: PanHongliang仅供个人学习1引言3目录EDA 课程设计(注:EDA 即电子设计自动化,Electronics Design2设计任务及设计要求43设计原理及总体思路43.1音名与频率的关系53.2节拍控制原理64各单元模块的设计64.1音频发生模块64.1.1模块引脚64.1.2模块功能64.1.3 VHDL程序74.2音频编码模块84.2.1模块引脚84.2.2模块功能84.2.3 VHDL程序94.3乐曲储存模块94.3.1模块引脚94.3.2模块功能94.3.3 VHDL程序104.4控制模块124.4.1模块引脚124.4.2模块功能124.4.3 VHDL程序1

2、24.5小灯控制模块134.5.1模块引脚134.5.2模块功能134.5.3 VHDL程序134.6数字显示模块144.6.1模块引脚144.6.2模块功能144.6.3 VHDL程序144.7音谱与音高输出模块154.7.1模块引脚164.7.2模块功能164.7.3 VHDL程序165总电路设计175.1总体原理图175.2总体功能介绍176设计调试体会与总结171 引言6.1各模块调试仿真176.1.1音频编码模块186.1.2乐曲储存模块186.1.3控制模块186.1.4小灯控制模块186.1.5数字显示模块186.1.6音谱与音高输出6.2总体硬件验证196.2.1管脚锁定196

3、.2.2硬件验证196.2.3分析196.3体会总结20参考文献2019Automation )是继模拟电子技术基础、数字电子技术基础、电子技 术基础实验课程后,电气类、自控类和电子类等专业学生在电子技术实验技 能方面综合性质的实验训练课程,是电子技术基础的一个部分,其目的和任务 是通过一周的时间,让学生掌握 EDA 的基本方法,熟悉一种 EDA 软件,并能利 用 EDA 软件设计一个电子技术综合问题,并在实验箱上成功下载,为以后进行 工程实际问题的研究打下设计基础。1. 通过课程设计使学生能熟练掌握一种EDA 软件的使用方法,能熟练进行设计输入、编译、管脚分配、下载等过程。2. 通过课程设计

4、使学生能利用 EDA 软件进行至少一个电子技术综合问题的 设计,设计输入可采用图形输入法或 AHDL 硬件描述语言输入法。3通过课程设计使学生初步具有分析寻找和排除电子电路中常见故障的能 力。4通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、 文理通顺的字迹端正的课程设计报告。2设计任务及设计要求设计一个简易硬件播放器并能播放多首音乐(最少四首),可通过按键手 动控制音乐播放。在播放音乐的同时可实现音谱与音高的显示,并通过 16 个 LED 小灯显示不同音调的变化。使用 VHDL 语言设计音调发生模块,音调编码模块,乐曲存储模块,控制模 块,小灯控制模块,数字显示模块,音谱与音高

5、输出模块等各个模块。3设计原理及总体思路产生音乐的两个因素是音乐频率和音乐的持续时间,以纯硬件完成演奏电 路比利用微处理器(CPU 来实现乐曲演奏要复杂的多如果不借助于功能强大的 EDA 工具和硬件描述语言,凭借传统的数字逻辑技术,即使最简单的演奏电路 也难以实现。根据设计要求,乐曲硬件演奏电路系统主要由音频发生模块和乐 曲存储模块组成。音频发生模块对 FPGA 勺基准频率进行分频,得到与各个音阶 对应的频率输出。乐曲存储模块产生节拍控制和音阶选择信号,即在此模块中 可存放一个乐曲曲谱真值表,由一个计数器来控制此真值表的输出,而由计数 器的计数时钟信号作为乐曲节拍控制信号。3.1音名与频率的关

6、系音乐的十二平均率规定:每两个八度音(如简谱中的中音1 与高音 1)之间的频率相差一倍在两个八度音之间,又可分为十二个半音,每两个半音的 频率比为4。另外,音名 A (简谱中的低音 6)的频率为 440Hz 音名 B 到 C 之 间,E 到 F 之间为半音,其余为全音,由此可以计算出简谱中从低音1 到高音 1之间每个音名的频率如表 3-1 所示。表 3-1 简谱中的音名与频率的关系音名频率/Hz音名频率/Hz音名频率/Hz低音 1 :261.63中音 1532.25咼音 11046.50低音 2293.67中音 2587.33咼音 21174.66低音 3329.63中音 3659.25咼音

7、31318.51低音 4349.23中音 4698.46咼音 41396.92低音 5391.99中音 5783.99咼音 51567.98低音 6440.00中音 6880.00咼音 61760.00低音 7493.88中音 7987.76咼音 71975.52由于音阶频率多为非整数,而分频系数又不能为小数,故必须将得到的分 频数四舍五入取整。若基准频率过低,则由于分频系数过小,四舍五入取整后 的误差较大,若基准频率过高,虽然误码差变小,但分频结构将变大。实际的 设计应综合考虑两方面的因素,在尽量减小频率误差的前提下取舍合适的基准频 率。本例中选取 12MHZ 勺基准频率,若无 12MHz

8、的时钟频率,实际上,只要各个 音名间的相对品频率关系不变,C作 1 与 D 作 1 演奏出的音乐听起来都不会 “走调”。各音阶频率及相应的分频系数如表2 所示。为了减少输出的偶次谐波分量,最后输出到扬声器的波形应为对称方波,因此在到达扬声器之前,有 一个二分频的分频器。表 3-2 中的分频系数就是从 500KHZ 频率二分频得到的 250KHZ率基础上计算得出的。表 3-2各音阶频率对应的分频值音名初始值分频系数音名初始值分频系数低音 17731274中音 11410637低音 29121135中音 21480567低音 310361011中音 31542505低音 51197850中音 51

9、622425低音 61290757中音 61668379低音 71372675咼音 11728319由于最大的分频系数为 1274,故采用 13 位二进制计数器已能满足分频要 求。在表 3-2,除给出了分频比以外,给出了对应于各个音阶频率时计数器不同 的初始值,对于乐曲中的休止符,要将分频系数设为0,即初始值为 2047 即可,此时扬声器将不会发声。对于不同的分频系数,加载不同的初始值即可。3.2节拍控制原理该演奏电路演奏的乐曲是“梁祝”等片段,其最小的节拍为1 拍。将 1 拍的时长定为 0.25 秒,则需要再提供一个 4Hz 的时钟频率即可产生 1 拍的时长, 演奏的时间控制通过音符的多次重

10、复的方式来完成。对于占用时间较长的节拍, 如全音符为 4 拍 (重复 4) , 2/4 音符为 2 拍(重复 2) ,1/4 音符为 1 拍(重复 1)。由于乐理规律对于任何一首音乐都是普遍适用的,所以以上原理对于其他 三首乐曲同样适用。4 各单元模块的设计4.1音频发生模块4.1.1模块引脚图 4-1 speaker 模块4.1.2模块功能如图 4-1 , en 为使能引脚,当 en 引脚接高电平时 speaker 模块使能可正常 工作。clk 为时钟信号引脚,为 speaker 模块提供时钟信号。 tone10.0为 11位的音调初始值信号并行总线,可快速的为 speaker 模块输送音调

11、初始值信 号,保证乐曲演奏的流畅性。 spks 为电信号输出引脚,连接蜂鸣器将电信号转 化为声信号。该模块中有一个4 位的计数器用于将 12MHz 时钟信号进行十二分频产生 1MHz 的基准信号。一个 11 位的递增计数器用于赋音调初始值对基准信 号进行频,最后进行二分频产生对称方波。初始值 D = 计数最大值 N - 分频系数 n(1)4.1.3 VHDL 程序library ieee 。use ieee.std_logic_1164.all 。entity speaker isport(en : in std_logic 。clk : in std_logic 。tone : in int

12、eger range 0 to 16#7ff#。 -2047spks : out std_logic) 。end speaker 。architecture behav of speaker issignal preclk : std_logic 。signal fullspks : std_logic。begindivideclk: process(clk)-12分频variable count4 : integer range 0 to 15。beginpreclk11 thenpreclk=1 。 count4:=0 。elsif clkevent and clk=1 thencount

13、4:=count4+1 。end if 。end process 。genspks : process(preclk,tone)-preclk=1MHZ。variable count11 : integer range 0 to 16#7ff#。beginif preclkevent and preclk=1 then -频率控制if count11=16#7ff# then -b111,1111,1111count11:=tone初始值 D = 计数最大值 N - 分频系数fullspks=1 。 else count11:=count11+1 。fullspks=0 。 end if 。e

14、nd if 。end process 。delay: process(fullspks)-fullspks=488.2815HZ variable count2 : std_logic 。 beginif fullspksevent and fullspks=1 then count2:=not count2 。if en=0 then spks=0 。 -gaile elsif count2=1 then spks=1 。elsespkstone=2047 。 code=0 。hightone=773 。code=1 。hightone=912 。code=2 。hightone=1036

15、。 code=3 。hightone=1197 。 code=5 。hightone=1290 。 code=6 。hightone=1372 。 code=7 。hightone=1410 。 code=1 。hightone=1480 。 code=2 。hightone=1542 。code=3 。hightone=1622 。code=5 。hightone=1668 。code=6 。hightone=1728 。code=1 。highnull 。 end case 。end process 。end behav 。4.3乐曲储存模块4.3.1模块引脚图 4-3 notetabs

16、模块4.3.2模块功能如图 4-3 ,clk 为时钟信号引脚为模块提供时钟信号,clr 为计数器清零引 脚,当 clr为高电平时 notetabs 模块中的乐曲播放计数器清零。 add1.0 为 2 位的乐曲地址选择并行总线,可通过不同的地址值选择不同的乐曲。 cs 为片 选信号引脚当 cs 为高电平时模块才能正常工作反之无法工作。 index3.0 为 4 位的音符信号输出并行总线,为 tonetaba 模块和 LED 模块提供音符信号。该 模块中有一个 8 位的播放计数器为乐谱的连续查询提供计数,当达到一定计数 值后自动清零实现同一首乐曲的重复播放。4.3.3 VHDL 程序library

17、 ieee 。use ieee.std_logic_1164.all。entity notetabs isport(clk,clr: in std_logic。add : in std_logic_vector(1 downto 0)。cs: in std_logic。index : out integer range 0 to 15)。end notetabs 。architecture behav of notetabs issignal counter : integer range 0 to 255。begincnt8: process(clk,cs)beginif cs=0 then

18、counter=0 。elsif add=00 and counter=138 thencounter=0 。 - 每一首歌都循环播放elsif add=01 and counter=127 thencounter=0 。elsif add=10 and counter=183 then counter=0 。elsif add=11 and counter=131 thencounter=0 。elsif clr=1 and clrLAST_VALUE=0 thencounter=0 。elsif clkevent and clk=1 thencounterindexindexindexin

19、dexindexindexindexnull 。 end case 。end if 。if add=01 then case counter is when 00=indexindexindexindexindexindexindexnull 。end case 。end if 。if add=10 then case counter is when 00=indexindexindexindexindexindexindexnull 。 end case 。end if 。if add=11 then case counter iswhen 00=indexindexindexindexin

20、dexindexindexnull 。end case 。end if 。end process 。end behav 。4.4控制模块4.4.1模块引脚图 4-4 control 模块4.4.2模块功能如图 4-4 ,switch 为控制引脚当其为上升沿时乐曲地址自动加一,当加到 最大值时自动清零。 en 为使能引脚当刚 en 引脚为高电平时 outcs 引脚也为高 电平,反之为低电平。 add1.0 为乐曲地址总线当 add 为 00 时选择第 1 首乐 曲,为 01 时选择第 2 首乐曲,为 10 时选择第 3 首乐曲,为 11 时选择第 4 首乐 曲 。 outcs 为 notetab

21、s模块片选控制引脚,当 outcs 引脚为高电平时选中 notetabs 模块。4.4.3 VHDL 程序library ieee 。use ieee.std_logic_1164.all。use ieee.std_logic_unsigned.all。entity control isport(switch,en: in std_logic。add: out std_logic_vector(1 downto 0)。outcs: out std_logic) 。end control 。architecture one of control issignal add_r:std_logic_

22、vector(1 downto 0) beginadd=add_r 。process(switch,en)beginif en=0 thenoutcs=0 。elseoutcs=1 。end if 。if rising_edge(switch) thenadd_r LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHTLIGHTLIGHTLIGHTLIGHTLIGHTLIGHT=1111111111111111。 END CASE。END PROCESSEND ONE。4.6数字显示模块4.6.1模块引脚图 4-6 DELED 模

23、块4.6.2模块功能如图, S3.0 为 4 位的十六进制数字输入并行总线。 A,B,C,D,E, F,G,H 各引脚分别连接数码管的对应段选引脚是数码管显示 S3.0 所输入的 十六进制数字。4.6.3 VHDL 程序LIBRARY IEEE。USE IEEE.STD_LOGIC_1164.ALL。ENTITY DELED ISPORT(S: IN STD_LOGIC_VECTOR(3 DOWNTO 0。)A,B,C,D,E,F,G,H: OUT STD_LOGIC) 。END DELED。ARCHITECTURE BEHAV OF DELED ISSIGNAL DATA:STD_L0GIC

24、_VECT0R(3 DOWNTQ 0)SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0)BEGINDATAD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UT=00000000 END CASE。END PR0CESSH=D0UT(7)。G=D0UT(6)F=D0UT(5)。E=D0UT(4)。D=D0UT(3)。C=D0UT(2)。B=D0UT(1)。A=D0UT(0)。END BEHAV4.7音谱与音高输出模块4.7.1模块引脚图 4-7 SELTIME 模块4.7.2模块功能

25、如图, code3.0 为 4 位的音谱输入总线,输入音谱。 high1.0 为 2 位 的音高输入总线,输入音高。 clk 为时钟输入引脚。 daout3.0 为 4 位的数据 输出总线,输出音高和音谱信号。 sel2.0 为位选输出总线,输出数码管的位 选。4.7.3 VHDL 程序library ieee 。use ieee.std_logic_1164.all 。use ieee.std_logic_unsigned.all 。entity SELTIME isport(code : in std_logic_vector(3 downto 0)。high : in std_logic

26、_vector(1 downto 0)。clk : in std_logic。daout: out std_logic_vector(3 downto 0) 。 sel : out std_logic_vector(2 downto 0)。end SELTIME。architecture behav of SELTIME issignal sec : std_logic_vector(2 downto 0)。begin process(clk)begin if(clkevent and clk=1) then if(sec=011) then sec=000 。else secdaoutdao

27、utdaoutdaout(3)=0 。daout(2)=0 。 daout(1)=high(1) daout(0)daout=XXXX 。 end case 。end process 。 sel=sec 。end behav 。5 总电路设计5.1总体原理图总体电路原理图如图 5-1 。图 5-1 总体电路原理图5.2总体功能介绍该电路可以播放最多四首乐曲,可通过按按键的次数来切换曲目,接通电 源后默认为播放第一首乐曲。接通电源后按一次播放第二首乐曲 ,接通电源后按两次播放第三首乐 曲 ,接通电源后按三次播放第四首乐曲 ,接通电源后按第四次地址归零播放 第一首乐曲。每按按键四次一个循环。可重复

28、播放当前乐曲。在播放乐曲的同时十六位 的 LED小灯点亮,其点亮的个数与音调对应。四位数码管的第一位显示乐谱(1 ,2,3,4,5,6,7),第四位显示音高 (0 (低音), 1(中音), 2(高 音) ,其余位显示 0。6 设计调试体会与总结6.1各模块调试仿真6.1.1音频编码模块图 6-1 tonetaba 模块仿真波形图 6-1 中,当输入音符为 2 时其输出的音调初始值信号为 912,音高为 0 (低音) ,对应的音谱为 2。当输入音符为 9 时其输出的分频系数为 1480,音高为 1(中音),对应的 音谱为 2。与原理相符合。6.1.2乐曲储存模块图 6-2 notetabs 模块

29、仿真波形图 6-2 中,当 clr 为高电平时每首乐曲的输出保持不变,当 cs 为高电平且 clr 为低电平时模块正常工作,当 add1.0 为 2 时输出第三首乐曲的音符。与原理相符合。6.1.3控制模块图 6-3 control 模块仿真波形图 6-3 中,引脚 en 与引脚 outcs 同步变化当 en 为高电平时 outcs 同样为 高电平,反之亦然。当 switch 经历一次上升沿时 add 自动加 1,当 add 大于 3 时自动归零,按键每按一次 add 继续自动加一,以此不断循环。与原理相符合。6.1.4小灯控制模块图 6-4 LED 模块仿真波形图 6-4 中,当 NUM3.

30、0 的输入为音符 4 时 LIGHT15.0 的输出的低 5 位 都为高电平,当 NUM3.0 的输入为音符 6 时 LIGHT15.0 的输出的低 7 位都 为高电平,当 NUM3.0 的输入为音符 15 时 LIGHT15.0 的输出的所有位都为 高电平,LED 小灯全点亮。不同的音符对应由低到高的不同的亮灯个数。与原理相符合。6.1.5数字显示模块图 6-5 DELED 模块仿真波形图 6-5 中, 当十六进制 4 为并行线输入 3 时, A 引脚至 H 引脚分别输出 1 (高电平) ,1(高电平), 1(高电平), 1(高电平), 0(低电平), 0(低 电平), 1(高电平), 0(

31、低电平),在共阴极数码管上显示为数字 3。当十六进制 4 为并行总线输入 12 时,A 引脚至 H 引脚分别输出 1 (高电 平), 0(低电平) , 0(低电平), 1 (高电平), 1 (高电平), 1 (高电 平), 0(低电平), 0(低电平),在共阴极数码管上显示为十六进制数字 C。与原理相符合。6.1.6音谱与音高输出模块图 6-6 SELTIME 模块仿真波形图 6-6 中,当音谱输入为 2,音高输入为 1(中音)时输出位选 sel 为 0 (第一位数码管) ,daout 为 2。当音谱输入为 3,音高输入为 1(中音)时输出 的位选 sel 为3(第四位数码管) ,daout

32、为 1 (音高)。与原理相符合。6.2总体硬件验证6.2.1管脚锁定各引脚对应的目标芯片引脚如图 6-7 所示。图 6-7 管脚锁定6.2.2硬件验证如图 6-8 所示,硬件验证。图 6-8 硬件验证图6.2.3分析顶层文件编译仿真好之后,通过电脑连接到硬件上,下载顶层文件到 FPGA 里,下载完毕之后通过选择按键选择播放的歌曲,当 add=00 时,播放“梁 祝”;当add=01 时,播放“世上只有妈妈好”;当 add=10 时,播放“隐形 的翅膀”;当add=11时,播放“一剪梅”。声音流畅悦耳,达到设计功能要 求。6.3体会总结通过本次课程设计,从实际应用方面深刻体会了VHDL 设计的优

33、势,通过强大的 EDA 工具和硬件描述语言使演奏电路很易实现。并且通过此次设计让我们 把课本中的知识系统的联系起来,更加体会到模块式设计的方法所带来的方便 和明了化。通过模块式的方法,可以将复杂的总程序分成几个模块各自分工执 行,独立工作互不干扰。然后通过原理图将各个模块直接相连,或者用元件例 化的方式,用 VHDL 语言进行描述,达到了统一化管理各个模块的作用。通过查找资料,与同学交流增强了我们自主学习的能力;了解到了声音音 谱的发生规律,信号的频率与声音的关系,并且通过对基准频率的分频,来生 成不同的声谱。从设计方面得知,在进行设计时,应首先对各方面的资料进行 综合,在基本原理的范围内进行

34、模块式的分解和综合,最后达到设计的需求。这次设计使我对 quartusU的运用更加灵活,熟悉了对该软件从工程建立 到程序下载执行各个步骤的操作,对以前学习上的不足得到了补充。并且,通过这次课设,对 EDA 有了更深刻的理解。应用更加广泛,在学业上 有了明显的提高。锻炼了自己的独立思考能力。同学们有问题不能解决时,便 提出共同讨论,共同解决。总之,这次设计让我们学到了很多知识,为我们以后的学习奠定了基础。参考文献1潘松,黄继业.EDA 技术实用教程M.北京:科学出版社,2002.2高歌.电子技术 EDA 仿真设计M.出版地:中国电力出版社,2007.3黄任.VHDL 入门?经典实例?经验总结M.

35、北京航天大学出版社,2005.4王振红 , 张常年 . 综合电子设计与实践 M. 北京:清华大学出版社 ,2005.5阎石.数字电子技术基础(第五版)M.出版地:高等教育出版社,2006.6李国丽,朱维勇,栾铭.EDA 与数字系统设计M.机械工业出版社,2004.附录歌曲名:梁祝000:003。 001:003。002:003。 003:003。 004:005。005:005。006:005007:006 。 008:008。009:008。 010:008。 011:009。012:006。 013:008014:005。015:005。016:012。 017:012。018:012。0

36、19:015。020:013021:012 。 022:010。023:012。 024:009。 025:009。 026:009。 027:009028:009。029:009。030:009。 031:000。032:009。033:009。034:009035:010。036:007。037:007。 038:006。039:006。040:005。041:005042:005 。 043:006。044:008。 045:008。 046:009。 047:009。 048:003049:003。050:008。051:008。 052:006。053:005。054:006。055

37、:008056:005 。 057:005。058:005。 059:005。 060:005。061:005。 062:005063:005 。 064:010 。 065:010。 066:010。 067:012。 068:007。 069:007070:009。071:009。072:006。 073:008。074:005。075:005。076:005077:005 。 078:005。079:005。 080:003。 081:005。 082:003。 083:003084:005。085:006。086:007。 087:007。088:006。089:006。090:006

38、091:006 。 092:006。093:006。 094:005。 095:006。 096:008。 097:008098:008。099:009。100:012。 101:012。102:012。103:010。104:009105:009。106:010。107:009。 108:008。109:008。110:006。111:005112:003 。 113:003。114:003。 115:003。 116:008。117:008。 118:008119:008。120:006。121:008。 122:006。123:005。124:003。125:005126:006 。 1

39、27:008。 128:005 。 129:005。 130:005。 131:005 。132:005133:005 。 134:005 。 135:005。 136:000 。137:000 。138:000 。ooooooooooooooooooo歌曲名:世上只有妈妈好000:013 。001:013 。002:013 。 003:013 。004:013 。005:013 。006:013 。007:012 。008:012 。009:010。 010:010 。011:010 。012:010 。013:012 。014:012 。015:012 。016:012 。 017:015

40、 。018:015 。019:015 。020:015 。021:013 。022:013 。023:012。 024:012 。025:013 。026:013 。027:013 。028:013 。029:013 。030:013。 031:013。 032:013 。033:010 。034:010 。035:010 。036:010 。037:012。 038:012。 039:013。 040:013 。 041:012 。042:012 。 043:012 。 044:012 。 045:010 。 046:010 。 047:010 。 048:010 。049:008 。 05

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