第四章组合逻辑

1、组合电路组合电路：输出仅由输入决定，与电路当前状：输出仅由输入决定，与电路当前状态无关；电路结构中态无关；电路结构中无无反馈环路（无记忆）反馈环路（无记忆）组合逻辑电路I0I1In-1Y0Y1Ym-1输入输出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfY第四章第四章 组合逻辑电路组合逻辑电路4.1 概述概述主要内容：主要内容：组合逻辑电路的分析和设计方法；组合逻辑电路的分析和设计方法；半加器、全加器、编码器、译码器、数据选择器及数值比半加器、全加器、编码器、译码器、数据选择器及数值比较器等；较器等；组合逻辑电路中的竞争冒险现象组合逻辑电路中的竞争冒险

2、现象 4.2.1 组合逻辑电路的分析组合逻辑电路的分析 组合逻辑电路的分析是根据给定的逻辑电组合逻辑电路的分析是根据给定的逻辑电路进行逻辑解析，找出其输出信号和输入信号路进行逻辑解析，找出其输出信号和输入信号之间的逻辑关系，从而确定电路的逻辑功能。之间的逻辑关系，从而确定电路的逻辑功能。分析过程一般包含分析过程一般包含4 4个步骤：个步骤：4.2 组合逻辑电路的分析和设计组合逻辑电路的分析和设计逻辑图逻辑图逻辑表逻辑表达式达式 1 最简与或最简与或表达式表达式化简化简 2 从输入到输出从输入到输出逐级写出逐级写出ABCY& 1 ABY 1BCY 2CAY 31Y2Y3YY 2 CABC

3、ABYACBCABYYYY 321A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最简与或最简与或表达式表达式 3 真值表真值表CABCABY 3 4 电路的逻电路的逻辑功能辑功能当输入当输入A、B、C中有中有2 2个或个或3 3个为个为1 1时，输时，输出出Y为为1 1，否，否则输出则输出Y为为0 0。所以这个电路所以这个电路实际上是一种实际上是一种3 3人表决用的人表决用的组合电路：只组合电路：只要有要有2票或票或3票票同意，表决就同意，表决就通过。通过。 4 Y31111ABCYY1Y21逻辑图逻辑图BBACBABYYYYBYY

4、YBAYCBAY21321321逻辑表逻辑表达式达式BABBABBACBAY最简与或最简与或表达式表达式真值表真值表 A B C Y & 用与非门实现用与非门实现电路的输出电路的输出Y只与输入只与输入A、B有关，而与输入有关，而与输入C无关。无关。Y和和A、B的逻辑关系为：的逻辑关系为：A、B中只要一中只要一个为个为0，=1；A、B全为全为1时，时，=0。所以和。所以和A、B的逻辑关系为的逻辑关系为与非运算的关系。与非运算的关系。电路的逻辑功能电路的逻辑功能ABBAY 例例 ：组合电路如图所示，分析该电路的逻辑功能。组合电路如图所示，分析该电路的逻辑功能。解：（解：（1）由逻辑图逐级写

5、出逻辑表达式。为了写表达式方）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量便，借助中间变量P。（2）化简与变换：）化简与变换：（3）由表达式列出真值表。）由表达式列出真值表。（4）分析逻辑功能）分析逻辑功能 ： 当当A、B、C三个变量不一致时，三个变量不一致时，电路输出为电路输出为“1”，所以这个电路，所以这个电路称为称为“不一致电路不一致电路”。说明下图所示逻辑电路的功能。说明下图所示逻辑电路的功能。解：（解：（1）写出输出端的逻辑表达式：）写出输出端的逻辑表达式：ABCCBACBACBALCBACBACBAABC（2）此式已不能在化简。）此式已不能在化简。（3）列出真值表。）

6、列出真值表。ABCL00000011010101101001101011001111ABCCBACBACBAL（4）逻辑功能分析：）逻辑功能分析：由真值表可知，当输入变量由真值表可知，当输入变量A、B、C中有一个或三个同时为中有一个或三个同时为1时，输出为时，输出为1，否则输出为，否则输出为0。即同时输入奇数个即同时输入奇数个1时，输出时，输出为为1，因此该电路的逻辑功能，因此该电路的逻辑功能为三位奇数检验器，也叫奇为三位奇数检验器，也叫奇偶较验器，判奇电路。偶较验器，判奇电路。 4.2.2 组合逻辑电路的设计方法 组合逻辑电路的设计，就是根据逻辑要求画出逻辑电路图的过程。因此组合逻辑电路的设

7、计步骤与组合逻辑电路的分析步骤相反。 设计过程一般包含设计过程一般包含4 4个步骤：个步骤：真值表真值表电路功电路功能描述能描述：设计一个楼上、楼下开关的控制逻辑电路来设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。下开关关灭电灯。设楼上开关为设楼上开关为A，楼下开关为，楼下开关为B，灯泡为，灯泡为Y。并。并设设A、B闭合时为闭合时为1，断

8、开时为，断开时为0；灯亮时；灯亮时Y为为1，灯灭时灯灭时Y为为0。根据逻辑要求列出真值表。根据逻辑要求列出真值表。A BY0 00 11 01 10110 1 穷举法 1 2 逻辑表达式逻辑表达式或卡诺图或卡诺图最简与或最简与或表达式表达式化简 3 2 BABAY已为最简与或表达式 4 逻辑变换逻辑变换 5 逻辑电路图逻辑电路图ABY&ABY=1用与非门实现BABAYBAY用异或门实现真值表真值表电路功电路功能描述能描述：用与非门设计一个举重裁判表决电路。设举重用与非门设计一个举重裁判表决电路。设举重比赛有比赛有3个裁判，一个主裁判和两个副裁判。杠铃完个裁判，一个主裁判和两个副裁判。杠

9、铃完全举上的裁决由每一个裁判按一下自己面前的按钮全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量设主裁判为变量A，副裁判分别为，副裁判分别为B和和C；表示；表示成功与否的灯为，根据逻辑要求列出真值表。成功与否的灯为，根据逻辑要求列出真值表。 1 穷举法 1 A B C Y A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1

10、2 ABCCABCBAmmmY765 2 逻辑表达式逻辑表达式 ABC0001111001ABACY& 3 卡诺图卡诺图最简与或最简与或表达式表达式化简 4 5 逻辑变换逻辑变换 6 逻辑电逻辑电路图路图 3 化简 4 111Y= AB +AC 5 ACABY 6 解：（1）列真值表：例：例：设计一个电话机信号控制电路。电路有设计一个电话机信号控制电路。电路有I0（火警）、（火警）、I1（盗（盗警）和警）和I2（日常业务）三种输入信号，通过排队电路分别从（日常业务）三种输入信号，通过排队电路分别从F0、F1、F2输出，在同一时间只能有一个信号通过。如果同时有两输出，在同一时间只能有一个

11、信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路路。要求用集成门电路7400（每片含（每片含4个个2输入端与非门）实现。输入端与非门）实现。 （2）由真值表写出各）由真值表写出各输出的逻辑表达式：输出的逻辑表达式： （3）根据要）根据要求，将上式转求，将上式转换为与非表达换为与非表达式：式： （ 4 ） 画 出） 画 出逻辑图。逻辑图。210210100IIIFIIFIF21021010

12、0IIIFIIFIF例：例：设计一个将余设计一个将余3码变换成码变换成8421BCD码的组合逻辑电路。码的组合逻辑电路。解：解：（1）根据题目要求，列出真值表：）根据题目要求，列出真值表：（2）用卡诺图进行化简。（注意利用无关项）用卡诺图进行化简。（注意利用无关项）（3）由逻辑表达式）由逻辑表达式 画出逻辑图。画出逻辑图。 多输出函数电路是一种同一组输入变量下具多输出函数电路是一种同一组输入变量下具有多个输出的逻辑电路，组合电路有有多个输出的逻辑电路，组合电路有m(m=2)个输出。个输出。 设计多输出电路的特殊问题是确定各输出函设计多输出电路的特殊问题是确定各输出函数的公用项，以使整个电路为最

13、简，而不片数的公用项，以使整个电路为最简，而不片面追求每个输出函数为最简。多输出函数的面追求每个输出函数为最简。多输出函数的公用项可通过卡诺图法求得。公用项可通过卡诺图法求得。 多输出电路是一个整体，虽然从多输出电路是一个整体，虽然从“局部局部”的的观点看，每个单输出电路是最简的，但从观点看，每个单输出电路是最简的，但从“全局全局”来看，多输出电路并不是最简的。来看，多输出电路并不是最简的。 用与非门实现下列多输出函数：用与非门实现下列多输出函数： F1=（1，3，4，5，7） F2=（3，4，7）解解 如果将如果将F1 、F2看作看作两个孤立的函数，并假定两个孤立的函数，并假定输入提供原、反

14、变量，用卡诺图分别化简这两个函数，可得输入提供原、反变量，用卡诺图分别化简这两个函数，可得 如果从全局考虑如果从全局考虑F1、F2的各组成项，尽量使它们具有公有项而又不改的各组成项，尽量使它们具有公有项而又不改变逻辑等价性，则有：变逻辑等价性，则有： BACF1CBABCF2CBABCF2按此表达式所得的逻辑图少了一个门。尽管按此表达式所得的逻辑图少了一个门。尽管F1已不是最简表达式，已不是最简表达式，但由于但由于F1和和F2有公有项，整个电路反而简单了。有公有项，整个电路反而简单了。 BCA0001111001 1 111 111 1CCBABCF14.3 4.3 常用组合逻辑电路常用组合逻

15、辑电路1.1.加法器加法器实现两个二进制数的加法运算实现两个二进制数的加法运算ABCS&=1能对两个能对两个1位二进制数进行相加，不考虑低位进位位二进制数进行相加，不考虑低位进位而求得和及进位的逻辑电路称为半加器。而求得和及进位的逻辑电路称为半加器。加加数数本位本位的和的和向高向高位的位的进位进位iiiiiiiiiiBACBABABAS4.3.1 算术运算电路算术运算电路1001+110110110半加器半加器全加器全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 10

16、1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 117421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。=1&AiBiCi-1SiCi (a) 逻辑图 (c) 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=117421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(2.2.多位数加法器多位数加法器1）4位串行进位加法器位串行进位加法器iBCi-1iASi

17、iCBC-10A00SBii-1CAiiSiC101ACB1SBii-1CAiiSiC212ACB2SBii-1CAiiSiC323ACB3SC3实现多位二进制数相加的电路称为多位加法器。实现多位二进制数相加的电路称为多位加法器。：把：把n位全加器串联起来，低位全加器的进位输出连接位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。：进位信号是由低位向高位逐级传递的，速度不高。：进位信号是由低位向高位逐级传递的，速度不高。 所谓超前进位所谓超前进位,是指电路进行二进制加法运算时是指电路进行二进制加法运算时,通通过快速进位电路同时产生除最低位全加

18、器的其余所有全过快速进位电路同时产生除最低位全加器的其余所有全加器的进位信号加器的进位信号,从而消除了串行进位加法器逐位传递从而消除了串行进位加法器逐位传递进位信号的时间进位信号的时间,提高了加法器的运算速度提高了加法器的运算速度AAAABB BBCISSSSCO111222333444左图为左图为4位超前进位加法器位超前进位加法器CT74LS283的逻辑符号的逻辑符号.A1A4和和B1B4为两组为两组4位二进制数的位二进制数的输入端输入端,S1S4为加法器和数输为加法器和数输出端出端,CI为相邻低位进位输入为相邻低位进位输入端端,CO为进位输出端为进位输出端2）、并行进位加法器（超前进位加法

19、器）、并行进位加法器（超前进位加法器） 16 15 14 13 12 11 10 9 74LS283 1 2 3 4 5 6 7 8 VCC B2 A2 S2 B3 A3 S3 C3 TTL 加法器 74LS283 引脚图 S1 B1 A1 S0 B0 A0 C0-1 GND S3 S2 S1 S0 4 位加法器 C0-1 CO A0-A3 B0-B3 逻辑功能示意图8421 BCD码转换为余码转换为余3码码 BCD 码 0 0 1 1 余 3 码 S3 S2 S1 S0 C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 BCD码码+0011=余余3码码 4.3.2 4.3.2

20、编码器编码器编码编码将特定的逻辑信号编为一组二进制代码。将特定的逻辑信号编为一组二进制代码。用二进制代码的组合表示特定含义输入信号（如数用二进制代码的组合表示特定含义输入信号（如数字、文字、信息、指令等）的过程，称为编码。字、文字、信息、指令等）的过程，称为编码。 能够实现编码功能的逻辑部件称为编码器。能够实现编码功能的逻辑部件称为编码器。一般而言，一般而言，个不同的信号，至少需要个不同的信号，至少需要n位二进制位二进制数编码。数编码。和和n之间满足下列关系之间满足下列关系: 2 2n n 普通编码器普通编码器3位二进制编码器位二进制编码器输输入入8个互斥的信号个互斥的信号输输出出3位二进制代

21、码位二进制代码将将N= 个输入信号转换成个输入信号转换成n位二进制代码输出的逻辑电路，称为二进制编码器。位二进制代码输出的逻辑电路，称为二进制编码器。2n8线线-3线编码器线编码器输 入输 出0Y21YY1 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 11I2I546II03I7III0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1编码器真值表（输入为高电平有效输入为高电平有

22、效）对于输入变量是对于输入变量是互斥的真值表可互斥的真值表可以写成右边简化以写成右边简化的形式的形式逻逻辑辑表表达达式式753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY逻逻辑辑表表达达式式逻逻辑辑图图Y&1&Y0Y21I1I11131I1II52011I674II二十进制编码器，就是把输入的一位十进制数二十进制编码器，就是把输入的一位十进制数09通过该编码器，在其输出端得到相应的二通过该编码器，在其输出端得到相应

23、的二进制代码。这样的编码器称为二十进制编码器。进制代码。这样的编码器称为二十进制编码器。 二十进制编码器二十进制编码器8421 BCD码编码器码编码器输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1输输入入10个互斥的数码个互斥的数码输输出出4位二进制代码位二进制代码真值表真值表9753197531076327632176547654298983IIIIIIIIIIYI

24、IIIIIIIYIIIIIIIIYIIIIY逻辑表达式逻辑表达式逻辑图逻辑图 如果我们对所有的输入信号进行编码，事先规如果我们对所有的输入信号进行编码，事先规定优先级别，这样，当有几个信号同时在输入端有定优先级别，这样，当有几个信号同时在输入端有编码请求时，编码器只响应优先级别高的，而对优编码请求时，编码器只响应优先级别高的，而对优先级别低的不予理睬。这种编码器叫优先编码器先级别低的不予理睬。这种编码器叫优先编码器 优先编码器优先编码器3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。方

25、面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0设设I7的优先级别最高，的优先级别最高，I6次之，依此类推，次之，依此类推，I0最低最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIII

26、IIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。的每一个输出端和输入端都加上反相器就可以了。集成集成3位二进制优先编码器位二进制优先编码器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS1

27、48 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引脚排列图(b) 逻辑功能示意图集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148 为使能输入端，低电平有效。为使能输入端，低电平有效。YS为使能输出端，通常接至低为使能输出端，通常接至低位芯片的使能输入端。位芯片的使能输入端。YS和和 配合可以实现多级编码器之间配合可以实现多级编码器之间的优先级别的控制。的优先级别的控制。 为扩展输出端，是控制标志。为扩展输

28、出端，是控制标志。 表示表示是编码输出；是编码输出； 表示不是编码输出。表示不是编码输出。STST0EXYEXY1EXY输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二进制优先编码器位二进制优先编码器7

29、4LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编

30、码器优先级别从015 II递降I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 08421 BCD码优先编码器码优先编码器真值表真值表优先级别从 I9至 I0递降10线线-4线优先编码器线优先编码器逻辑表达式逻辑表达

31、式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1

32、&1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD 码优先编码器。10线-4线优先编码器 16 15 14 13 12 11 10 9 74LS147 1 2 3 4 5 6 7 8 VCC NC Y3 I3 I2 I1 I9 Y0 I4 I5 I6 I7 I8 Y2 Y1 GND 集成集成10线线-4线优先编码器线优先编码器74LS147输入端和输出端都是低电平有效输入端和输出端都是低电平有效4.3.3 译码器译码器把输入的二进制代码把输入的二进制代码“翻译翻译”为特定含为特定含义的输出信号的过程，义的输出信号的过程，实现译码操作的实

33、现译码操作的电路称为译码器。电路称为译码器。1. 二进制译码器二进制译码器 将输入二进制代码的各种组合按其原意转将输入二进制代码的各种组合按其原意转换成对应信号输出的逻辑电路称为二进制译换成对应信号输出的逻辑电路称为二进制译码器码器 一一 例例:设计一个设计一个3位二进制代码译码器位二进制代码译码器解解:(1) 分析设计要求分析设计要求,列出功能表列出功能表.设输入设输入3位二进制代码位二进制代码A2,A1,A0.共有共有8种组合种组合,所以有所以有8个输出端个输出端,用用Y0,Y1,Y7,表表示示,输出高电平输出高电平1有效有效.由此可列出功能表由此可列出功能表A2 A1 A0Y0 Y1 Y

34、2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 101270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY8个输出函数为个输出函数为8个不同的最个不同的最小项小项,它实际上是它实际上是3位输入二位输入二进制代码变量的全部最小项

35、进制代码变量的全部最小项.因此因此,二进制译码器又称为二进制译码器又称为全全译码器译码器(2) 根据功能表写出输出逻辑函数式为根据功能表写出输出逻辑函数式为&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0(3) 画逻辑图画逻辑图二、集成二进制译码器二、集成二进制译码器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC

36、 STAY0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚排列图(b) 逻辑功能示意图输输入入：自然二进制码自然二进制码输输出出：低电平有效低电平有效mAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYOOOOOOOOO7127612651254124312320122112112CT74LS138的 8个输出为8个最小项的反函数三、三、74LS138的级联的级联2. 二二-十进制译码器十进制译码器 将将4位位BCD码的十组代码翻译成码的十组代码翻译成09十个对应输出信号的电路，十个对应输出信号的电路，称为二称为二十进制

37、译码器。由于它有十进制译码器。由于它有4个输入端，十个输出端，所个输入端，十个输出端，所以，又成以，又成4线线10线译码器。线译码器。例例: 设计一个能将设计一个能将4位位8421BCD码翻译成码翻译成09十个对应输出十个对应输出信号的电路。信号的电路。解解:(1) 分析设计要求分析设计要求,列功能表列功能表.输入为输入为A3,A2,A1,A0, 输出为输出为Y0Y9A 3AAAYYYYYYYY01201234567000000011001111000011001101010101111111111010111111111111111011111011111111110111111111011

38、11111111101111101111111输入输出Y 81011111111Y 90111111111十进制数0123456789伪码1010111111110111111111110011111111101111111111101111111111111111110000001111111111111111111AAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAY01239012380170123601235012340123301232012310123023,(2) 根据功能表,写出输出逻辑函数表达式(3) 画逻辑图1 1 1 1 1

39、1 1 1 & & & & & & & & & & AAAAYYYYYYYYYY01230123456789集成集成8421 BCD码译码器码译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A

40、3(a) 引脚排列图(b) 逻辑功能示意图4. 显示译码器显示译码器用来驱动各种显示器件，从而将用二进制代码表示的用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。电路，称为显示译码器。显示器的显示方法主要有三种显示器的显示方法主要有三种(1)分段式分段式 (2) 点阵式点阵式 (3) 字形重叠式字形重叠式 显示译码器主要由译码器和驱动器两部分组成显示译码器主要由译码器和驱动器两部分组成,通常二者集成在一块芯片上通常二者集成在一块芯片上一 七段半导体数码显示器(LED)ab

41、cdefgh a b c d a f b e f g h g e c d(a) 外形图(b) 共阴极(c) 共阳极+VCCabcdefgh真值表仅适用于共阴极真值表仅适用于共阴极LED二二七段显示译码器的设计七段显示译码器的设计真值表真值表 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡诺图的卡诺图 A3A2A1A000011110001110110111111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc A3A2A1A0000111

42、10001010101011101011d的卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAAAAAAAAd0102AAAAe A3A2A1A000011110001110101111001001f的卡诺图的卡诺图 A3A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf1212013AAAAAAAg逻辑表达式逻辑表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAA

43、AdAAAcAAAAAbAAAAAAAa逻辑图逻辑图a b c d e f g A3 A2 A1 A01111&集成显示译码器集成显示译码器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引脚排列图引脚排列图输 入输 出功 能 或十 进 制 数LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (灭 灯 )LT (试 灯 )RBI (动 态 灭 零 ) 0 1 0 0 0 0 00(输 入 )100 0

44、0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0

45、1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表辅助端功能辅助端功能将小数点前后的芯片(3)和(4)的，RBI接高电平，则芯片(3)和(4)能正常显示09十个数码。 芯片(1)的RBI接地，并将芯片(1)的，BI/RBO和芯片(2)的RBI相连。同样将芯片(6)的RBI接地，将芯片(6)的BI/RBO和芯片(5)的RBI相连。这时，如果最高位(1)和最低位(6)是0时，这个0将被熄

46、灭，而由于片(1)和片(6)的BI/RBO输出为0，故片(2)和片(5)这两位为0时也将被熄灭。4 译码器的应用译码器的应用用二进制译码器实现逻辑函数用二进制译码器实现逻辑函数 译码器的每一个输出代表了相应输入变量的一个最小译码器的每一个输出代表了相应输入变量的一个最小项，而任何逻辑函数都可以表示成最小项的标准表达式。项，而任何逻辑函数都可以表示成最小项的标准表达式。因此利用附加门电路将这些最小项适当的组合起来，就可因此利用附加门电路将这些最小项适当的组合起来，就可以实现任何逻辑函数。以实现任何逻辑函数。&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00127

47、0126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY3 线-8 线译码器m0m1m2m3例例试用38线译码器实现逻辑函数CBAF)7 , 4 , 2 , 1 (7421mmmmmABCCBACBACBACBAF解：01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY输入端令A2=A，A1=B，A0=C；输出端将Y1、Y2、Y4、Y7用一个或门使其相或，则或门的输出便是逻辑函数F。将逻辑函数转换成最小项表达式，输出低电平时将逻辑函数转换成最小项表达式，输

48、出低电平时, ,再转换成与非再转换成与非与非形式。与非形式。当用74LS138译码器实现 时，由于74LS138输出是低电平有效，在时 ，其输出表达式为： CBAF0, 1CBASTSTST7012760126501254012430123201221012100120mAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAY为了能用74LS138译码器实现可以作如下逻辑变换CBAF74217421YYYYYYYYF 例例某组合逻辑电路的真某组合逻辑电路的真值表如表值表如表4.2.4所示，试所示，试用译码器和门电路设计该用译码器和门电路设计该逻辑电路。逻辑电路。解：解：写

49、出各输出的最小写出各输出的最小项表达式，再转换成项表达式，再转换成与非与非与非形式与非形式:ABCCBACBACBAL74217421mmmmmmmmCABCBABCAF653653mmmmmmCABCBACBACBAG64206420mmmmmmmm 用一片用一片74138加三个与非门加三个与非门就可实现该组合逻辑电路。就可实现该组合逻辑电路。可见，用译码器实现多输出可见，用译码器实现多输出逻辑函数时，优点更明显。逻辑函数时，优点更明显。653653mmmmmmABCCBACBACBAL74217421mmmmmmmmCABCBABCAFCABCBACBACBAG64206420mmmmmm

50、mm7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii & & Ci-1Bi Ai 1 Si Ci A0 Y0 A1 Y1 A2 Y2 Y3 Y4 STA Y5 STB Y6 STC Y7 74LS138 画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。例:用3线-8线译码器和与非门设计一个全加器.Ai Bi Ci-1Si Ci0 0 00

51、 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 14.3.4 数据选择器数据选择器(MUX) 数据选择器（数据选择器（Multiplxer，简称）也称为多路开，简称）也称为多路开关、多路选择器。其功能是从多路输入数据中选择一路进关、多路选择器。其功能是从多路输入数据中选择一路进行传输。行传输。在数据选择器中通常用地址信号来完成选择数据输出在数据选择器中通常用地址信号来完成选择数据输出的任务，如一个选的数据选择器需要位地址信号输的任务，如一个选的数据选择器需要位地址信号输入端，它共有种不同组合，每一种组合可选择对应入端，它共有种不

52、同组合，每一种组合可选择对应的一条数据输出。又如一个选的数据选择器应有位的一条数据输出。又如一个选的数据选择器应有位地址信号输入端。其余依此类推。地址信号输入端。其余依此类推。4221. 41. 4选选1 1数据选择器数据选择器一 例:试用与或门设计一个4选1的数据选择器。具有使能控制端,控制信号为1时,不工作,控制信号为0时,处于工作状态.解:(1) 分析设计要求,列出功能表设数据输入端分别为D0,D1,D2,D3,地址输入端为A0,A1,控制端为EN.由此可列出4选1数据选择器的功能表(2) 根据功能表写出输出逻辑函数式根据功能表写出输出逻辑函数式:ENDAADAADAADAAY)(301

53、201101001当 时, 输出Y=0,数据选择器不工作当 时, 数据选择器工作,输出逻辑函数为:1EN0EN0EN1EN30013012011010iiimDAADAADAADAADY在数据选择器的输入数据都为在数据选择器的输入数据都为1时时,数据选数据选择器输出逻辑函数为输入地址变量的全部最择器输出逻辑函数为输入地址变量的全部最小项之和小项之和.(3) 画逻辑图二集成双二集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端EN为低电平有效，即为低电平有效，即EN=0时芯片时芯片被选中，处于工作状态；被选中，处于工作状态；EN=1时芯片被禁止，时芯片被禁止，Y0。. . 选选

54、1 1数据选择器数据选择器一 例:试用与或门设计一个选1的数据选择器。具有使能控制端,控制信号为1时,不工作,控制信号为0时,处于工作状态.二集成二集成8选选1数据选择器数据选择器74LS151 16 15 14 13 12 11 10 9 74LS151 1 2 3 4 5 6 7 8 VCC D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y EN GND 74LS151的功能表的功能表1EN时，选择器被禁止，无论地址码是什么，始终为；时，选择器被禁止，无论地址码是什么，始终为；0EN时，选择器工作，输出：时，选择器工作，输出：70012701210120iiimDA

55、AADAAADAAADY3 数据选择器的应用数据选择器的应用 用于用于数据选择器在输入数据全部为数据选择器在输入数据全部为1 1时输出为地址输入变时输出为地址输入变量的全最小项的和量的全最小项的和, ,因此，它是一个逻辑函数的最小项输出器。因此，它是一个逻辑函数的最小项输出器。任何一个逻辑函数都可以写成最小项之和的形式，所以用数任何一个逻辑函数都可以写成最小项之和的形式，所以用数据选择器可很方便的实现逻辑函数据选择器可很方便的实现逻辑函数. . 其方法为：如数据选择器输出表达式中包含逻辑函数的最其方法为：如数据选择器输出表达式中包含逻辑函数的最小项时，则相应的数据取小项时，则相应的数据取1 1

56、，而对于没有包含的逻辑函数的最，而对于没有包含的逻辑函数的最小项，则相应的数据取小项，则相应的数据取0 0，这时，数据选器输出的就是要实现，这时，数据选器输出的就是要实现的逻辑函数，因此用数据选择器可实现任何一个逻辑函数。的逻辑函数，因此用数据选择器可实现任何一个逻辑函数。当逻辑函数的变量个数和数据选择器的地址输入变量个当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择起来实现逻辑函数数相同时，可直接用数据选择起来实现逻辑函数 方法：首先将逻辑函数的输入变量按次序接至的地址方法：首先将逻辑函数的输入变量按次序接至的地址输入端，于是逻辑函数的最小项便与地址输入变量的变量组

57、输入端，于是逻辑函数的最小项便与地址输入变量的变量组合一一对应了。如数据选择器输出表达式中包含逻辑函数的合一一对应了。如数据选择器输出表达式中包含逻辑函数的最小项时，则相应的数据取最小项时，则相应的数据取1，而对于没有包含的逻辑函数的，而对于没有包含的逻辑函数的最小项，则相应的数据取最小项，则相应的数据取0，这时的输出便是所要求的，这时的输出便是所要求的逻辑函数。逻辑函数。例例1 1：试用数据选择起来实现逻辑函数：试用数据选择起来实现逻辑函数Y=AB+AC+BCY=AB+AC+BC解：该题可用代数法和卡诺图法求解解：该题可用代数法和卡诺图法求解代数法代数法：(1)(1)选用数据选择器选用数据选

58、择器由于逻辑函数由于逻辑函数Y Y中有中有A A、B B、C C三个变量，可选用三个变量，可选用8 8选选1 1数据选数据选择器，现选用择器，现选用CT74LS151CT74LS151 (2 (2）写出逻辑函数的标准与）写出逻辑函数的标准与或式或式ABCCABCBABCABCACABY写出写出8 8选选1 1数据选择器的输出表达式数据选择器的输出表达式 :70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY（3 3）比较）比较Y Y和和 两式中最小项的对应关系。两式中最小项的对应关系。Y1076534210DDDDD

59、DDD01, 2,ACABAA设:要使Y=则:即 式中包含Y式中的最小项时，数据取1，没有包含Y式中的最小项时，数据取0 YABCCABCBABCABCACABY76543210BCDADCBADCBADCBABCDADCBACDBADCBAY则:Y（4 4）画连线图）画连线图 卡诺图法:(1) 写出逻辑函数Y的标准与或式:ABCCABCBABCAY(2) 写出CT74LS151的的输出逻辑函数 的表达式:Y70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY(3) 画出 和Y的卡诺图,并进行比较Y00010111A

60、BC0001 101101D0D1D3D2D4D5D7D6A2A1A00001 101101Y的卡诺图 的卡诺图Y当A=A2,B=A1,C=A0,且1076534210DDDDDDDD时,两卡诺图相等.(4) 画逻辑图当逻辑函数的变量个数大于数据选择器的地址输入变量当逻辑函数的变量个数大于数据选择器的地址输入变量个数时，可将输入的数据作为一个变量使用。个数时，可将输入的数据作为一个变量使用。方法：首先分离出逻辑函数的变量中多于的地址输入方法：首先分离出逻辑函数的变量中多于的地址输入变量的变量，将其余的变量和的地址输入变量一一对变量的变量，将其余的变量和的地址输入变量一一对应，分离出的变量按一定的规则接到的数据输入端应，分离出的变量按一定的规则接到的数据输入端例例2 2：用双：用双4 4选选1 1数据选择器数据选择器74LS15374LS153和非门构成一位全加器。和非门构成一位全加器。解：（解：（1）写出逻辑函数的标准与）写出