同步时序电路的分析

1、6.1 6.1 6.2 6.2 6.3 6.3 6.5 6.5 6.4 6.4 第第6 6章章 时序逻辑电路时序逻辑电路6.1 6.1 组合电路与时序电路组合电路与时序电路1. 组合电路：组合电路：电路的输出电路的输出只与当前电路的输入有关，只与当前电路的输入有关，与电路的与电路的前一时刻前一时刻的状态无关。的状态无关。2. 时序电路：时序电路：功能上功能上：任何一个时刻的输出状态不仅取决于当时的任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路前一时刻的状态有关输入信号，还与电路前一时刻的状态有关含有记忆元件（最常用的是触发器）含有记忆元件（最常用的是触发器）具有反馈通道具有反馈通道结

2、构上：结构上：由组合电路和存贮电路组成由组合电路和存贮电路组成 时序电路的基本结构框图时序电路的基本结构框图其中：其中：X（X1，Xi）为时序逻辑电路的输入信号；）为时序逻辑电路的输入信号； Z（Z1，Zj）是时序逻辑电路的输出信号；）是时序逻辑电路的输出信号； Y（Y1，Ym）是存储电路的输入信号）是存储电路的输入信号 ； Q（Q1，Qm）是存储电路的输出信号。）是存储电路的输出信号。 组合电路触发器电路1XiXZ1Zj1QmQ1DDm输入信号信号输出触发器触发器输入信号输出信号CP图6 .1.1 时 序逻辑电路框图YY时序电路的分类时序电路的分类 同步时序逻辑电路：同步时序逻辑电路： 电路

3、中所有触发器的时钟端是连在一起的，各触电路中所有触发器的时钟端是连在一起的，各触发器的发器的状态同步更新状态同步更新。 同步逻辑电路通常工作速度较快，电路相对复杂。同步逻辑电路通常工作速度较快，电路相对复杂。 异步时序逻辑电路：异步时序逻辑电路： 电路中各个触发器的时钟端不是相连的，可能各电路中各个触发器的时钟端不是相连的，可能各不相同，也可能某一局部相同。各触发器的不相同，也可能某一局部相同。各触发器的状态更状态更新不是同步进行的新不是同步进行的。 异步逻辑电路通常工作速度较慢，电路结构简单。异步逻辑电路通常工作速度较慢，电路结构简单。2、电路的输出、电路的输出/输入关系：输入关系：Meal

4、y型：型：电路输出是电路输入和电路状态的函数。即：电路输出是电路输入和电路状态的函数。即：将过去的输入转换成状态后与输出建立关系，当前的将过去的输入转换成状态后与输出建立关系，当前的输入直接和输出建立关系。输入直接和输出建立关系。Moore型：型：电路输出仅为电路状态的函数。即：将所有电路输出仅为电路状态的函数。即：将所有的输入转换成状态后与输出建立关系。特殊情况以电的输入转换成状态后与输出建立关系。特殊情况以电路状态作为输出，没有专门的外部输出信号。路状态作为输出，没有专门的外部输出信号。3、按输入信号形式分类、按输入信号形式分类电平型、脉冲型电平型、脉冲型CP脉冲脉冲输入脉冲输入脉冲输入电

5、平输入电平一、逻辑函数表达式一、逻辑函数表达式 要完整地描述同步时序逻辑电路的结构和功能，须用要完整地描述同步时序逻辑电路的结构和功能，须用3组组逻辑表达式：逻辑表达式： 反映电路输出反映电路输出 Z 与输入与输入 x 和状态和状态 y 之间关系。之间关系。1、输出输出函数表达式函数表达式Mealy 型：型：,m,) iy,yx,(xfZsnii2111Moore 型：型：,m,) iy,(yfZsii211 反映反映存储存储电路输出电路输出 Y（组合电路内部输出）（组合电路内部输出） 与输入与输入 x 和状态和状态 y 之间关系。之间关系。 也叫控制函数。也叫控制函数。2、激励激励函数表达式

6、函数表达式,r,) jy,yx,(xgYsnji2111 反映同步时序电路的反映同步时序电路的次态次态yn+1与激励函数与激励函数Y 和电路现和电路现态态 y 之间关系。与触发器类型相关。之间关系。与触发器类型相关。3、次态次态函数表达式函数表达式,s,) ly,(Ykylllnl21 1 上述上述3组表达式确定后，电路的逻辑功能便确定。组表达式确定后，电路的逻辑功能便确定。二、状态表二、状态表 反映同步时序电路的反映同步时序电路的输出输出Z、次态、次态yn+1与与输入输入x 和电和电路路现态现态 y 之间关系。之间关系。现态现态次态次态/输出输出输入输入xyyn+1/ZMealy型型现态现态

7、次态次态输入输入xyyn+1Moore型型输出输出Z三、状态图三、状态图 反映同步时序电路反映同步时序电路状态转移规律及相应输入状态转移规律及相应输入/输出输出取值关系取值关系的有向图。的有向图。yyn+1x/ZMealy型型y/Zyn+1/ZxMoore型型四、时间图四、时间图 反映输入、输出信号和电路状态等的取值在反映输入、输出信号和电路状态等的取值在各时刻各时刻的对应关系的对应关系，也称工作波形图。，也称工作波形图。6.2 6.2 时序电路的几个要素是：时序电路的几个要素是： 输入信号（有时可以没有）输入信号（有时可以没有） 时钟信号（是一种特殊的输入）时钟信号（是一种特殊的输入） 存储

8、状态：通常是触发器的输出存储状态：通常是触发器的输出Q。 输出信号：通常是各触发器输出信号的逻辑组合，输出信号：通常是各触发器输出信号的逻辑组合，有时直接以触发器输出作为最终输出。有时直接以触发器输出作为最终输出。 所谓分析，就是根据给定电路，确定输入、触发器所谓分析，就是根据给定电路，确定输入、触发器状态与最终输出之间的关系。状态与最终输出之间的关系。时序逻辑电路的分析步骤时序逻辑电路的分析步骤 （1）分析时序电路的关键在于存储电路，所以要先写）分析时序电路的关键在于存储电路，所以要先写出存储电路的输入表达式（即出存储电路的输入表达式（即驱动方程驱动方程）。）。 假设电路中的存储单元是假设电

9、路中的存储单元是 J-K触发器，那我们就要看触发器，那我们就要看一看一看 J 端、端、K端与谁相连，并用表达式写出来。端与谁相连，并用表达式写出来。 （2）写出存储电路的输出表达式，即）写出存储电路的输出表达式，即状态转移方程状态转移方程。 假设电路中使用的存储电路是假设电路中使用的存储电路是 J-K 触发器，则状态转触发器，则状态转移方程就是移方程就是 J-K 触发器的特征方程。触发器的特征方程。 将第（将第（1）步得到的）步得到的 J、K表达式代入即可。表达式代入即可。 （3）写出）写出输出函数表达式输出函数表达式 Z（tn）。）。 （4）列出）列出状态转移表状态转移表，或或画出画出状态转

10、移图状态转移图。 （5）画出）画出工作波形图工作波形图。 （6）总结概括电路功能。）总结概括电路功能。同步时序电路的分析举例同步时序电路的分析举例例例1：试分析图示的时序逻辑电路。：试分析图示的时序逻辑电路。解：解： （1）分析电路图：同步时序逻辑电路）分析电路图：同步时序逻辑电路（2）写出方程：输出方程）写出方程：输出方程 驱动方程：驱动方程： nnQQXZ01)( J K 1 FF0 J K 1 FF1 =1 CPX =1 =1 & Z Q0 Q1 C C nQXJ0111K10K)(10nQXJ特性方程特性方程: :（3）画状态表及状态图）画状态表及状态图 当当X=0时：触发器的

11、次态方程简化为：时：触发器的次态方程简化为：输出方程简化为：输出方程简化为：由此作出状态表及状态图。由此作出状态表及状态图。1Q0Q000110/0/0/16.2.3 X=0时的状态图nnnnnQQXQKQJQ01000010)(nnnnnQQXQKQJQ10111111)(nnnQQQ0110nnnQQQ1011nnQQZ01 当当X=1时：触发器的次态方程简化为：时：触发器的次态方程简化为：输出方程简化为：输出方程简化为：由此作出状态表及状态图。由此作出状态表及状态图。将将X=0与与X=1的状态图合并起来得完整的状态图合并起来得完整的状态图。的状态图。0001100/00/00/11/11

12、/01/01Q Q0001001/1/0/06.2.4 X=1时的状态图nnnQQQ0110nnnQQQ1011nnQQZ01Z根据状态表或状态图，根据状态表或状态图，可画出在可画出在CP脉冲作用下电路的时序脉冲作用下电路的时序图。图。（5 5）画时序图）画时序图0001100/00/00/11/11/01/01Q0QXCPZ（6 6）逻辑功能分析：）逻辑功能分析：当当X=1=1时，按照减时，按照减1 1规律从规律从1001001010010010循环变化，循环变化，并每当转换为并每当转换为0000状态（最小数）时，输出状态（最小数）时，输出Z=1=1。该电路一共有该电路一共有3 3个状态个状

13、态0000、0101、1010。当当X=0=0时，按照加时，按照加1 1规律规律从从0001100000011000循环变化，循环变化，并每当转换为并每当转换为1010状态（最大数）时，状态（最大数）时，输出输出Z=1=1。所以该电路是一个可控的所以该电路是一个可控的3 3进制计数器。进制计数器。0001100/00/00/11/11/01/0图6.2.5 例6.2.1完整的状态图 例例2 分析图示电路的逻辑功能分析图示电路的逻辑功能解：解：1、写出激励函数表达式、写出激励函数表达式xD 1xyyxyyD121222、写出输出函数表达式、写出输出函数表达式DQn1xyn11xyyyn1212

14、核心为两个核心为两个D触发器、时触发器、时钟连在一起为同步时序、输钟连在一起为同步时序、输入信号为入信号为X。xyyZ123、状态表、状态表现态现态y2 y1次态次态(y2n+1 y1n+1/Z)x=00 0 x=10 11 01 100/010/000/000/001/001/001/101/04、状态图、状态图5、波形图、波形图CPy1y2101序列序列检测器检测器,11xynxyyyn1212xyyZ12XZ 例例3 分析图示电路的逻辑功能分析图示电路的逻辑功能（1）写出驱动方程）写出驱动方程231QQJ 231QQK 132QQJ 32QK 123QQJ 23QK （2）写出状态转移方

15、程，即为）写出状态转移方程，即为J-K触发器的特征方程。触发器的特征方程。QKQJQn1231QQJ 231QQK 132QQJ 32QK 123QQJ 23QK 12312311QQQQQQQ(QQQQQQQQQQQ2312312QQQQQQn2312313QQQQQQn（3）写出输出方程）写出输出方程13QQZ （4）列出转移状态表、画出转移图。）列出转移状态表、画出转移图。CPQ2Q1Q3（5）时序图）时序图Z 由状态转移表或状态转移图可以分析该电路的功能：由状态转移表或状态转移图可以分析该电路的功能： 在在 6 个状态之间循环往复个状态之间循环往复 输出输出

16、Z 在每一循环结束时，输出一次在每一循环结束时，输出一次 1 。 有两个状态游离于循环之外，如果误入这两个状态有两个状态游离于循环之外，如果误入这两个状态可以自动返回主循环。（游离于主循环的状态称为偏离可以自动返回主循环。（游离于主循环的状态称为偏离状态，进入任一偏离状态都可返回主循环时，称该电路状态，进入任一偏离状态都可返回主循环时，称该电路具有具有自启动自启动特性。）特性。） 对于上述时序电路的分析，我们已经弄清了它的工对于上述时序电路的分析，我们已经弄清了它的工作规律，我们可以称该电路为作规律，我们可以称该电路为 具有自启动功能的、具有自启动功能的、模模6计数器。计数器。例例4：试分析图

17、中所示的时序逻辑电路：试分析图中所示的时序逻辑电路 该电路为异步时序逻辑电路。具体分析如下：该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。）写出各逻辑方程式。 时钟方程：时钟方程： CP0=CP （时钟脉冲源的上升沿触发。）（时钟脉冲源的上升沿触发。） CP1=Q0 （当（当FF0的的Q0由由01时，时，Q1才可能改变状态。）才可能改变状态。）输出方程：输出方程：各触发器的驱动方程：各触发器的驱动方程：（2）求各触发器的次态方程：）求各触发器的次态方程：1111nnQDQnnQDQ0010（CP由由01时此式有效）时此式有效） （Q0由由01时此式有效）时此式有效） 0101

18、QQQQZ11QD 00QD （3）作状态转换表。）作状态转换表。1111nnQDQnnQDQ00100101QQQQZ10000 01 11 00 1现态现态Q1Q0次态次态Q1n+1Q0n+1输出输出Z时钟脉冲时钟脉冲CP1 CP0（4）作状态转换图）作状态转换图1010110000Q1Q0/Z/1111001/0/0/0（5）作时序图）作时序图CPQ1Q0Z（6）逻辑功能分析）逻辑功能分析 由状态图可知：由状态图可知： 该电路一共有该电路一共有4个状态个状态00、01、10、11，在时钟脉，在时钟脉冲作用下，按照减冲作用下，按照减1规律循环变化规律循环变化模模4减法计数器减法计数器，Z是

19、借位信号。或是借位信号。或2位二进制异步减法计数器位二进制异步减法计数器。写出电路的输出方程写出电路的输出方程写触发器的驱动方程写触发器的驱动方程写触发器的写触发器的状态方程状态方程作作状态转换表状态转换表及及状态转换图状态转换图作作时序波形图时序波形图得到电路的逻辑功能得到电路的逻辑功能同同步步时时序序电电路路的的分分析析方方法法简单的电路可直接简单的电路可直接绘出状态转换图绘出状态转换图无要求可不画无要求可不画 无论是组合电路，还是时序电路，其电路无论是组合电路，还是时序电路，其电路设计的宗设计的宗旨旨是一样的：在达到功能要求的前提下，使电路最稳定、是一样的：在达到功能要求的前提下，使电路

20、最稳定、最简单。最简单。 时序逻辑电路的时序逻辑电路的设计思路设计思路是：针对某一给定逻辑要是：针对某一给定逻辑要求，选择几个逻辑状态（越少越好）来描述它，再用某求，选择几个逻辑状态（越少越好）来描述它，再用某种类型的触发器来实现这一逻辑功能。种类型的触发器来实现这一逻辑功能。6.3 6.3 一般步骤一般步骤根据设计要求根据设计要求设定若干状态、设定若干状态、建立状态表建立状态表状态化简、分配状态化简、分配用编码表示用编码表示各个状态各个状态选择触发器选择触发器的类型的类型确定各触发器确定各触发器的驱动方程的驱动方程及输出方程及输出方程是否最佳？是否最佳？设计完成设计完成YESNO2、状态化简

21、、状态化简1、形成原始状态图和原始状态表、形成原始状态图和原始状态表 消去原始状态表中的多余状态，简化电路的结构。消去原始状态表中的多余状态，简化电路的结构。状态的数目决定了触发器的个数状态的数目决定了触发器的个数。等价状态：等价状态：如果两个现态，其任何相同输入所产生的如果两个现态，其任何相同输入所产生的输出及建立的次态均完全相同，则这两个状态等价。输出及建立的次态均完全相同，则这两个状态等价。3、状态编码、状态编码 给最简状态表中用字母或数字表示的状态指定一个给最简状态表中用字母或数字表示的状态指定一个二进制代码。二进制代码。4、确定触发器的数目和类型、确定触发器的数目和类型 所需触发器的

22、个数根据二进制代码位数确定，所需触发器的个数根据二进制代码位数确定，触发触发器数就是二进制代码的位数器数就是二进制代码的位数。5、确定激励函数和输出函数表达式、确定激励函数和输出函数表达式6、画出逻辑电路图、画出逻辑电路图7、检查逻辑功能和自启动特性。检查逻辑功能和自启动特性。 例1：试用正边沿 触发器设计一同步时序电路，其状态转换图如图所示，要求电路最简。JK分析：分析：由状态转换图可知该电路共有由状态转换图可知该电路共有4个状态，因此可用个状态，因此可用2个正边沿个正边沿JK触发器实现。触发器实现。、1110010001, , , QQ4个状态分别为个状态分别为列出状态转换表列出状态转换表

23、 设其输出设其输出Q1、Q0 ，设该电路的输入为设该电路的输入为X ，输出为输出为Z。01J=K=0J=K=1K=J=K=01J=根据真值表画出各触发器的驱动信号及输出根据真值表画出各触发器的驱动信号及输出Z的卡诺图如图的卡诺图如图 对卡诺图化简可得驱动方程和输出方程：对卡诺图化简可得驱动方程和输出方程：nQXJ01nQXK01nQXJ10nXQK10nnnXQQQZ101 nQXJ01nQXK01nQXJ10nXQK10nnnXQQQZ101检查自启动：检查自启动：由于没有无效状态，所以不需要考虑自启动。由于没有无效状态，所以不需要考虑自启动。 画出电路图画出电路图 例例2：试用：试用JK触

24、发器设计一个同步七进制计数器。触发器设计一个同步七进制计数器。 解：解：根据题意要求，该计数器应有根据题意要求，该计数器应有7个有效状态，需要个有效状态，需要3个个JK触发器才能实现，设触发器输出分别为触发器才能实现，设触发器输出分别为 可画出可画出状态转换图如图状态转换图如图 ，图中，图中C为进位，当为进位，当C=1时表示有进位，否时表示有进位，否则无进位。则无进位。 2Q1Q0Q由于计数器的次态是现态的函数，所以可根据状态转由于计数器的次态是现态的函数，所以可根据状态转换图画出计数器次态的卡诺图。如图换图画出计数器次态的卡诺图。如图 根据卡诺图可得到各触发器的状态方程：根据卡诺图可得到各触

25、发器的状态方程： nnnnnnQQQQQQ2121012nnnnnnQQQQQQ1201011nnnnnnnnQQQQQQQQ021020110与与JK触发器的特性方程为触发器的特性方程为 比较，从而求出比较，从而求出触发器的驱动方程。触发器的驱动方程。 nnnQKQJQ1102QQJ12QK 01QJ 201QQK210QQJ 10KnnnnnnQQQQQQ2121012nnnnnnQQQQQQ1201011nnnnnnnnQQQQQQQQ021020110检查自启动，检查自启动，111000，电路可自启动，电路可自启动。 画出电路图画出电路图例例3：用用D触发器和适当的逻辑门设计一个触发器

26、和适当的逻辑门设计一个8421BCD8421BCD码同步十进制加计数器。码同步十进制加计数器。 、解：解： 分析分析列出状态表列出状态表2310QQQ Q0000100001000011000100101001010101100111 求求驱动方程驱动方程画电路图，检查自启动画电路图，检查自启动 例例4 用用J-K触发器设计触发器设计 “101”序列检测器。当序列检测器。当 x 随机输随机输入信号中出现入信号中出现“101”序列时，序列时，Z输出输出1。典型序列如下：。典型序列如下： 输入输入 x ：0 0 1 0 1 0 1 1 0 1 0 0 输出输出 Z ：0 0 0 0 1 0 1 0

27、 0 1 0 0。分析：由典型序列可见，序列是可重复的。分析：由典型序列可见，序列是可重复的。 解：解：Moore型电路：型电路：1）作出状态图和状态表。）作出状态图和状态表。A/010101B/0C/0D/1001现态现态次态次态输出输出ZABCDx=0 x=1ABBCADBC0001Q1Q20101ACDB现态现态次态次态输出输出ZABCDx=0 x=1ABBCADBC00012）状态化简）状态化简3）状态编码（相邻编码）状态编码（相邻编码）4=22，所以需要两个触发器。，所以需要两个触发器。选择一种相邻情况：选择一种相邻情况： A和和C， B和和D， B和和C。 现态现态次态次态输出输出

28、Z00111001x=0 x=100111110000111100001状态状态编码编码ABCD00111001现态现态y2y1次态次态y2n+1y1n+1输出输出Z00111001x=0 x=1001111100001111000014）确定激励函数和输出函数）确定激励函数和输出函数方法一：激励表法方法一：激励表法输入和现态输入和现态x Q2 Q1激励函数激励函数J2 K2 J1 K1输出函数输出函数Z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 d1 dd 1d 01 d1 dd 1d 00 dd 10 dd 11 d1 dd 0d 011000000

29、现态现态Q2Q1次态次态Q2n+1Q1n+1输出输出Z00111001x=0 x=100111110000111100001xQ2 Q100 01010111dd11 10J2dd12QxJxQ2 Q100 0101dddd0111 10K201xQ2 Q100 01010d1dd011 10J1d1xQ2 Q100 0101d1d01d11 10K10d12QKxJ1xK14）确定激励函数和输出函数）确定激励函数和输出函数方法二：特性方程法方法二：特性方程法现态现态Q2Q1次态次态Q2n+1Q1n+1输出输出Z00111001x=0 x=100111110000111100001xQ2 Q1

30、00 010101111011 10Q2n+110 xQ2 Q100 010100110011 10Q1n+111QKQJQn12112QxQQnxQn112221)(QxQQQ2121)(QQQQx)(22QQx22QxQx比较可得：比较可得：12QxJ12QKxJ1xK112QQZ 输出：输出：12QxJ12QKxJ 1xK 112QQZ CPKJCPQQKJCPQQ11&xQ2Q1Z练习：练习：用用D触发器设计一个可自启动的模触发器设计一个可自启动的模6 6同步计数器，要求计数器输出的六进制代码同步计数器，要求计数器输出的六进制代码具有相邻性（任何两个相邻码之间只有一位具有相邻性

31、（任何两个相邻码之间只有一位码不同）。码不同）。 6.4 6.4 寄存器和移位寄存器寄存器和移位寄存器一、寄存器一、寄存器存储二进制数码的时序电路组件存储二进制数码的时序电路组件4位集成数码寄存器位集成数码寄存器74LSl75 ：1DRC1FFQ01DRC1QQR1DC1QRC11D0Q0Q1FFQ11Q2FFQ22Q3FFQ33Q1CPDD3012DD1DR7474LS175175的功能的功能: :RD是异步清零控制端。是异步清零控制端。DoD3是并行数据输入端，是并行数据输入端，CP为时钟脉冲端。为时钟脉冲端。Q0Q3是并行数据输出端。是并行数据输出端。8位集成数码寄存器位集成数码寄存器7

32、4LS374 ：缓冲电路二、移位寄存器二、移位寄存器 移位寄存器移位寄存器不但可以寄存数码，而且在移位不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要左移脉冲作用下，寄存器中的数码可根据需要左移或右移。或右移。（根据芯片管脚上信号的流动方向划分。）（根据芯片管脚上信号的流动方向划分。）1 1单向移位寄存器单向移位寄存器QRC11D1DC1RQ1DC1RQ1DQRC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并 行 输 出D3 （1 1）右移寄存器（）右移寄存器（D触发器组成的触发器组成的4 4位右移寄存器）位右移寄存器） 右移寄存器的结构特

33、点：右移寄存器的结构特点：前一级触发器的输出端接前一级触发器的输出端接后一级触发器的输入端。后一级触发器的输入端。设移位寄存器的初始状态为设移位寄存器的初始状态为0000，串行输入数，串行输入数码码DI=1101，从高位到低位依次输入。其，从高位到低位依次输入。其状态表状态表如下：如下：右移寄存器的时序图：右移寄存器的时序图：CPQ0Q1Q21234567893QID1110（2 2）左移寄存器）左移寄存器左移寄存器的结构特点：左移寄存器的结构特点：右边触发器的输出端接右边触发器的输出端接左邻触发器的输入端。左邻触发器的输入端。1DC1RQ1DQRC1Q1D1DC1C1RQRCPCRD01DF

34、F0FF1FF23FF20并 行 输 出3QQ1QQID串行输入串行输出2D3D2 2、双向移位寄存器、双向移位寄存器（1）功能表功能表控制信号控制信号s1 s0功功 能能0 00 11 01 1保持保持右移右移左移左移并行输入并行输入RFF1DC13Q&1R1DC12FFQ&1R1DC11FFQ&1FF&C1R01DQ1111QQQQ1302CPCR串行输入SLD（左移）串行输入DSR（右移）串行输出DOR（右移）串行输出DOL（左移）移位控制SS=1：右移S=0：左移并 行 输 出(2)将右移寄存器和左移寄存器组合起来，并引入将右移寄存器和左移寄存器组合起来

35、，并引入一控制端一控制端S便构成既可左移又可右移的双向移位便构成既可左移又可右移的双向移位寄存器。寄存器。当当S=1时，时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；实现右移操作；其中，其中，DSR为右移串行输入端，为右移串行输入端，DSL为左移串为左移串行输入端。行输入端。当当S=0时，时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。实现左移操作。(3 )集成移位寄存器集成移位寄存器7419474194为四位双向移位寄存器。为四位双向移位寄存器。Q0和和Q3分别是左移和右移时的串行输出端，分别是左移和右移时的串行输出端，Q0、Q1、Q2和和Q3为并行

36、输出端。为并行输出端。DSL 和和DSR分别是左移和右移串行输入。分别是左移和右移串行输入。D0、D1、D2 2和和D3是并行输入端。是并行输入端。0Q1QS3D2D1D0D2Q3Q7419441235671516D0D1D2GNDQ3Q2Q1Vcc74194891011121413RD3D0SQ0SRDCPSLSR01SRSLS1CPDDDD74194的功能表：的功能表：6.5 6.5 计数器计数器计数器计数器用以统计输入脉冲用以统计输入脉冲CPCP的的个数，定时、个数，定时、分频。分频。计数器的分类：计数器的分类：（2 2）按数字的增减趋势可分为加法计数器、减）按数字的增减趋势可分为加法计

37、数器、减法计数器和可逆计数器。法计数器和可逆计数器。（1 1）按计数进制可分为二进制计数器和非二进）按计数进制可分为二进制计数器和非二进制计数器。制计数器。（3 3）按时钟脉冲输入方式的不同，分为同步计）按时钟脉冲输入方式的不同，分为同步计数器和异步计数器。数器和异步计数器。 一、一、 二进制计数器二进制计数器1 1二进制异步计数器二进制异步计数器 二进制异步加法计数器（二进制异步加法计数器（4 4位）位） 1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ简化：简化：工作原理：工作原理：4个下降沿触发的个下降沿触

38、发的T触发器组成。触发器组成。 每来一个每来一个CP 时，时，FF0翻转一次；翻转一次；每当每当Q0 ，FF1翻转一次；翻转一次；每当每当Q1 ，FF2翻转一次；翻转一次；每当每当Q2 ，FF3翻转一次。翻转一次。用用“观察法观察法”作出该电路的时序波形图和状态图。作出该电路的时序波形图和状态图。CPQ0Q1Q2Q3由时序图可以看出，由时序图可以看出，Q0 0、Ql、Q2 2、Q3 3的周期分别的周期分别是计数脉冲是计数脉冲( (CP) )周期的周期的2 2倍、倍、4 4倍、倍、8 8倍、倍、1616倍，倍，因而计数器也可作为分频器。因而计数器也可作为分频器。异步二进制计数器的特点异步二进制计

39、数器的特点（1 1）电路组成简单，连接线少，电路一般由）电路组成简单，连接线少，电路一般由TT型触型触发器（发器（J=K=1J=K=1），组成级间连接方式，依触发器的触发），组成级间连接方式，依触发器的触发沿而定，连接规律简单，这是异步计数器的优点。沿而定，连接规律简单，这是异步计数器的优点。（2 2）由于计数脉冲不是同时加到所有触发器的）由于计数脉冲不是同时加到所有触发器的CPCP端，端，各触发器的翻转时间依秩延迟，因而工作速度底。异步各触发器的翻转时间依秩延迟，因而工作速度底。异步计数器在计数过程中存在过渡状态，容易出现因计数器计数器在计数过程中存在过渡状态，容易出现因计数器先后翻转而产生

40、干扰脉冲，造成计数错误，这是异步计先后翻转而产生干扰脉冲，造成计数错误，这是异步计数器的缺点。数器的缺点。 2 2二进制同步计数器二进制同步计数器（1 1）二进制同步加法计数器）二进制同步加法计数器 由于该计数器的翻转规律性较强，只需用由于该计数器的翻转规律性较强，只需用“观观察法察法”就可设计出电路：就可设计出电路： 因为是因为是“同步同步”方式，所以将所有触发器的方式，所以将所有触发器的CPCP端端连连在一起，接计数脉冲。然后分析状态图，选择适当在一起，接计数脉冲。然后分析状态图，选择适当的驱动信号。的驱动信号。 各个触发器在输入各个触发器在输入CP脉冲的同一时刻触发，脉冲的同一时刻触发，

41、计数速度快，计数速度快，不会出现因触发器翻转时刻不一致而产生的干扰信号。不会出现因触发器翻转时刻不一致而产生的干扰信号。 分析状态图可见：分析状态图可见：FF0 0：每来一个：每来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J0 0= =K0 0=1=1。FF1 1：当：当Q0 0=1=1时，来一个时，来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J1 1= =K1 1= = Q0 0 。FF2 2：当：当Q0 0Q1 1=1=1时，时， 来一个来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J2 2= =K2 2= = Q0 0

42、Q1 1FF3 3： 当当Q0 0Q1 1Q3 3=1=1时，时， 来一个来一个CP，向相反的状态翻转一次。所向相反的状态翻转一次。所以选以选J3 3= =K3 3= = Q0 0Q1 1Q3 311KR3FFC1Q1JRFFQC1C12FFC1CP1RQQ0&21KFF&3清零脉冲1JQ&计数脉冲RQ&1KQ1J11J1KQ0CR（2 2）二进制同步减法计数器）二进制同步减法计数器只要将只要将4 4位二进制同步加计数器各触发器的驱动方程改为：位二进制同步加计数器各触发器的驱动方程改为：将加法计数器和减法计数器合并起来，并引入一加将加法计数器和减法计数器合并起来

43、，并引入一加/ /减控制信号减控制信号X便构成便构成4 4位二进制同步可逆计数器，各触发器的驱动方程为：位二进制同步可逆计数器，各触发器的驱动方程为：就构成了就构成了4 4位二进制同步减法计数器。位二进制同步减法计数器。（自己分析（自己分析）（3 3）二进制同步可逆计数器）二进制同步可逆计数器当控制信号当控制信号X=1时，时，FF1FF3中的各中的各J、K端分别与低位各触发端分别与低位各触发器的器的Q端相连，作加法计数。端相连，作加法计数。二进制同步可逆计数器：二进制同步可逆计数器：实现了可逆计数器的功能。实现了可逆计数器的功能。QR02Q11JQCRRQFF清零脉冲FFC10C11K1K计数

44、脉冲1K1QC12RCPQ1J1FF1J1J1KQR3C1FF3Q&111X 加/减控制信号当控制信号当控制信号X=0时，时，FF1FF3中的各中的各J、K端分别与低位各触发器的端分别与低位各触发器的Q端相连，作减法计数。端相连，作减法计数。二、二、 非二进制计数器非二进制计数器1 1 84218421BCD码同步十进制加法计数器码同步十进制加法计数器QQ1KR1J2QC10C111JFFRQ计数脉冲清零脉冲CR0Q1JRFFQ11KC13FF1KRFFC1CP2Q1Q1K1J3&用前面介绍的同步时序逻辑电路分析方法对该用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。电路

45、进行分析。（1）写出驱动方程：）写出驱动方程：10J10KnnQQJ031nQK01nnQQJ012nnQQK012nnnQQQJ0123n03QK （2）转换成次态方程：）转换成次态方程： nnnQKQJQ1nnnnQQKQJQ0000010nnnnnnnnQQQQQQKQJQ10103111111nnnnnnnnnQQQQQQQKQJQ201201222212nnnnnnnnnQQQQQQQKQJQ303012333313QQ1KR1J2QC10C111JFFRQ计数脉冲清零脉冲CR0Q1JRFFQ11KC13FF1KRFFC1CP2Q1Q1K1J3&设初态为设初态为Q3 3Q2

46、2Q1 1Q0 0=0000=0000，代入次态方程进行计，代入次态方程进行计算，得状态转换表。算，得状态转换表。2310QQQ Q0000100001000011000100101001010101100111CPQ0Q1Q2Q312345678910电路能否自启动电路能否自启动 求出求出6种无效状态下的次态，得到完整的状态转换图。可见，该种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。计数器能够自启动。三、集成计数器三、集成计数器CP脉冲脉冲引入方式引入方式型号型号计数模式计数模式清零方式清零方式预置数方式预置数方式同步同步741614位二进制加法位二进制加法异步（低电

47、平）异步（低电平）同步同步74191单时钟单时钟4位二进制位二进制可逆可逆无无异步异步74193双时钟双时钟4位二进制位二进制可逆可逆异步（高电平）异步（高电平）异步异步74160十进制加法十进制加法异步（低电平）异步（低电平）同步同步异步异步74293双时钟双时钟4位二进制位二进制加法加法异步异步无无74290二五十进制加法二五十进制加法异步异步异步异步4 4位二进制同步加法计数器位二进制同步加法计数器7416174161 R Rd d异步清零端。异步清零端。1、端口说明：端口说明： D0 D0D3D3预置数输入端。预置数输入端。 Q0 Q0 Q3 计数状态输出端计数状态输出端 LD LD预

48、置数控制端。预置数控制端。 CO进位输出端。进位输出端。 EP EP、ETET计数使能端。计数使能端。41235671516CPD0D1D2GNDQ3Q2Q1Vcc74161891011121413RD3DDLEPETQ0RCOQ0 Q1 Q2 Q3D0 D1 D2 D374161 CPEPETCOLDRd2、功能、功能QCPQ0Q21Q3LDRDDD0D21D3EPETRCO121314150120清零异步同步置数加法计数保持3、时序图、时序图4 4、 应用应用 1CP（1） 实现同步二进制加计数实现同步二进制加计数 Q0 Q1 Q2 Q3D0 D1 D2 D374161 CPEPETCOL

49、DRd111计数计数0000000101000011001010101001100001110110010111111110110111001011Q3Q2Q1Q0 用集成计数器模块串接加外围电路可构成任意用集成计数器模块串接加外围电路可构成任意进制的计数器。进制的计数器。 清零法：在计数器尚未完成计数循环之前，使清零法：在计数器尚未完成计数循环之前，使清零端有效，让计数器提前回到全零状态。清零端有效，让计数器提前回到全零状态。 置数法：在计数器计到某个状态时，给它置入置数法：在计数器计到某个状态时，给它置入一个新的状态，从而绕过若干个状态。一个新的状态，从而绕过若干个状态。（2 2）由中规模

50、集成计数器构成）由中规模集成计数器构成N 进制计数器进制计数器10100001010000110010100110000111011001010000&Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD11CP1 CP0101000001例例1 采用采用“反馈清零法反馈清零法”实现同步实现同步10进制加计进制加计数数 波形图：波形图： Q3Q2Q0Q1CP100011000010101001101110000110010000100000000100例例2 采用采用“同步置数法同步置数法”，用，用74161构成十进制加计数器构成十进制加计数器 000000010

51、1000011001010011000011101100101110111001011101011111110&Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD11CP10000100100000思考：校思考：校验一下能验一下能否自启动否自启动另一种接法：另一种接法： 0111011011111110110110001001101010111100 Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD11CP110 1 1 0CP111101.确定计数器的状态转换图；确定计数器的状态转换图；构成构成N N进制计数器步骤：进制计数器步骤：2

52、.根据计数器的初态确定并行数据输入端的连接；根据计数器的初态确定并行数据输入端的连接；3.根据计数器的终态确定与非门输入端的连接。根据计数器的终态确定与非门输入端的连接。用用74161构成构成256进制计数器。进制计数器。计数器的级联计数器的级联Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRDQ0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRDCP1111CPCP同步并行法同步并行法Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRDQ0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRDCP1111CPCP11异步串行法异步串行法例例3 试用两片试用两片74161构成构成100进制计数器进制计数器 方法一：方法一： 11110000&Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRDQ0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRDCP1111C