计算机组成原理第二章(第六讲)

1、计算机组成原理第一章第一章 计算机系统概论计算机系统概论第二章第二章 运算方法和运算器运算方法和运算器第三章第三章 存储系统存储系统第四章第四章 指令系统指令系统 第五章第五章 中央处理器中央处理器 第六章第六章 总线系统总线系统 第七章第七章 外围设备外围设备 第八章第八章 输入输出系统输入输出系统第九章第九章 并行组织并行组织目录计算机组成原理计算机组成原理 上一讲回顾1.原码除法原理原码除法原理（1）回复余数法）回复余数法（2 2）不回复余数法（加减交替法）不回复余数法（加减交替法）2.并行除法器并行除法器（1 1）可控加法）可控加法/ /减法（减法（CASCAS）单元）单元图图2.10

2、(a)2.10(a)（2 2）不回复余数阵列除法器）不回复余数阵列除法器图图2.10(b)2.10(b)3.逻辑运算逻辑运算 运算器是数据的加工处理部件，是运算器是数据的加工处理部件，是CPU的重要的重要组成部分；组成部分； 最基本的结构中包含：最基本的结构中包含：算术算术/逻辑运算单元逻辑运算单元、数、数据缓存寄存器、据缓存寄存器、通用寄存器通用寄存器、多路转换器和数据总、多路转换器和数据总线等逻辑构件。线等逻辑构件。2.5 定点运算器的组成定点运算器的组成 由一位全加器由一位全加器(FA)构成的构成的行波进位加法器行波进位加法器，它可以实现补码数的加，它可以实现补码数的加法运算和减法运算。

3、但是这种加法法运算和减法运算。但是这种加法/减法器存在两个问题：减法器存在两个问题： （1）由于）由于串行进位串行进位，它的运算时间很长。假如加法器由，它的运算时间很长。假如加法器由n位全加器位全加器构成，每一位的进位延迟时间为构成，每一位的进位延迟时间为20ns，那么最坏情况下，那么最坏情况下， 进位信号从最进位信号从最低位传递到最高位而最后输出稳定，至少需要低位传递到最高位而最后输出稳定，至少需要n*20ns，这在高速计算中，这在高速计算中显然是不利的。显然是不利的。 （2）就行波进位加法器本身来说，它只能完成加法和减法两种操作）就行波进位加法器本身来说，它只能完成加法和减法两种操作而而不

4、能完成逻辑操作不能完成逻辑操作。 本节我们介绍的多功能算术本节我们介绍的多功能算术/逻辑运算单元逻辑运算单元(ALU)不仅具有多种算术不仅具有多种算术运算和逻辑运算的功能，而且具有运算和逻辑运算的功能，而且具有先行进位先行进位逻辑，逻辑， 从而能实现高速运算。从而能实现高速运算。 2.5.2 多功能算术多功能算术/逻辑逻辑运算单元运算单元(ALU) 1. 1. 基本思想基本思想 全加器的表达式为： Si = Ai Bi Ci Ci+1 = AiBi + BiCi + AiCi 一位全加器内部逻辑图 BCSiCi+1ABCAAiBiCi 我们将我们将Ai和和Bi先组合成由控制参数先组合成由控制参

5、数S0，S1，S2，S3控制的组合函数控制的组合函数Xi和和Yi，然后再将然后再将Xi，Yi和下一位进位数通过全加器进行全加。这样，不同的控制参数可和下一位进位数通过全加器进行全加。这样，不同的控制参数可以得到不同的组合函数，因而能够实现多种算术运算和逻辑运算。以得到不同的组合函数，因而能够实现多种算术运算和逻辑运算。 因此，一位算术因此，一位算术/ /逻辑运算单元逻辑运算单元的逻辑表达式为的逻辑表达式为 F Fi iX Xi iYYi iCCn ni i C Cn ni i1 1X Xi iY Yi iY Yi iC Cn ni iC Cn ni iX Xi i 上式中进位下标用上式中进位下

6、标用n ni i代替原来代替原来以为全加器中的以为全加器中的i i，i i代表集成在一片代表集成在一片电路上的电路上的ALUALU的二进制位数。对于的二进制位数。对于4 4位位一片的一片的ALUALU，i i0 0，1 1，2 2，3 3。n n代表代表若干片若干片ALUALU组成更大字长的运算器时组成更大字长的运算器时每片电路的进位输入，例如当每片电路的进位输入，例如当4 4片组片组成成1616位字长的运算器时，位字长的运算器时，n n0 0，4 4，8 8，1212。 控制参数控制参数S0 S0 ，S1 S1 ，S2 S2 ，S3 S3 分别控制输入分别控制输入Ai Ai 和和Bi Bi

7、，产生，产生Y Y和和X X的函数。其中的函数。其中YiYi是受是受S0 S0 、S1S1控制的控制的AiAi和和BiBi的组合函数，而的组合函数，而XiXi是受是受S2 S2 、S3S3控制的控制的AiAi和和BiBi组合函数，其函数关系如表组合函数，其函数关系如表2.52.5所示。所示。 2.逻辑表达式逻辑表达式表表2.5 Xi,Yi2.5 Xi,Yi与控制参数和输入量的关系与控制参数和输入量的关系 根据上面所列的函数关系根据上面所列的函数关系, ,即可列出即可列出XiXi和和YiYi的逻辑表达式：的逻辑表达式： 2.5 定点运算器的组成定点运算器的组成 进一步化简并代入前面的求和与进位表

8、达式，可得进一步化简并代入前面的求和与进位表达式，可得ALUALU的某一位逻辑的某一位逻辑表达式如下表达式如下 ： 4位之间采用先行进位公式位之间采用先行进位公式,根据式（根据式（2.36）,每一位的进位公式可每一位的进位公式可递推如下：递推如下：第第0位向第位向第1位的进位公式为位的进位公式为Cn1Y0X0Cn其中其中Cn是向第是向第0位（末位）的进位。位（末位）的进位。第第1位向第位向第2位的进位公式为位的进位公式为Cn2Y1X1Cn1Y1Y0X1X0X1Cn第第2位向第位向第3位的进位公式为位的进位公式为Cn3Y2X2Cn2Y2Y1X1Y0X1X2X0X1X2Cn第第3位的进位输出（即整

9、个位的进位输出（即整个4位运算进位输出）公式为位运算进位输出）公式为Cn4Y3X3Cn3Y3Y2X3Y1X2X3Y0X1X2X3X0X1X2X3Cn设设GY3Y2X3Y1X2X3Y0X1X2X3PX0X1X2X3 则则 Cn4GPCn(2.37) 这样这样,对一片对一片ALU来说来说,可有三个进位输出。其中可有三个进位输出。其中G称为称为进位发进位发生输出生输出,P称为称为进位传送输出进位传送输出。 在电路中多加这两个进位输出的目的在电路中多加这两个进位输出的目的,是为了便于实现多片（组）是为了便于实现多片（组）ALU之间的先行进位之间的先行进位,为此还需一个配合电路为此还需一个配合电路,称之

10、为称之为先行进位发生先行进位发生器器(CLA),下面还要介绍。下面还要介绍。Cn+4是本片是本片(组组)的最后进位输出。逻辑表达式表明的最后进位输出。逻辑表达式表明,这是一个先这是一个先行进位逻辑。换句话说行进位逻辑。换句话说,第第0位的进位输入位的进位输入Cn可以直接传送到最高位可以直接传送到最高位上去上去,因而可以实现高速运算。因而可以实现高速运算。用正逻辑表示的用正逻辑表示的4位算术位算术/逻辑运算单元逻辑运算单元(ALU)的逻辑电路图如的逻辑电路图如下图所示下图所示,它是根据上面的原始推导公式用它是根据上面的原始推导公式用TTL电路实现的。这个期电路实现的。这个期间的商业标号为间的商业

11、标号为74181ALU。 上演示图中除了上演示图中除了S0S3四个控制端外四个控制端外,还有一个控制端还有一个控制端,它使用来控制它使用来控制ALU是进行算术运算还是进行逻辑运算的。是进行算术运算还是进行逻辑运算的。当当0时时,对进位信号没有任何影响。此时对进位信号没有任何影响。此时F 不仅与不仅与本位的被操作数本位的被操作数Y和操作数和操作数X 有关有关,而且与本位的进位输出而且与本位的进位输出,即即C 有关有关,因此因此0时时,进行进行算术操作算术操作。 当当1时时,封锁了各位的进位输出封锁了各位的进位输出,即即C 0,因此各位的因此各位的运算结果运算结果F 仅与仅与Y 和和X 有关有关,

12、故故1时时,进行进行逻辑操作逻辑操作。 3.算术逻辑运算的实现算术逻辑运算的实现 图图2.12(b)示出了工作于负逻辑和正逻辑操作数方式的示出了工作于负逻辑和正逻辑操作数方式的74181ALU方方框图。显然框图。显然,这个器件执行的正逻辑输入这个器件执行的正逻辑输入/输出方式的一组算术运算和逻辑输出方式的一组算术运算和逻辑操作与负逻辑输入操作与负逻辑输入/输出方式的一组算术运算和逻辑操作是等效的。输出方式的一组算术运算和逻辑操作是等效的。 表表2.6列出了列出了74181ALU的运算功能表，它有两种工作方式。对的运算功能表，它有两种工作方式。对正逻辑正逻辑操作数操作数来说，算术运算称来说，算术

13、运算称高电平操作高电平操作，逻辑运算称，逻辑运算称正逻辑操作正逻辑操作(即高电平为即高电平为“1”，低电，低电平为平为“0”)。对于负逻辑操作数来说，正好相反。由于。对于负逻辑操作数来说，正好相反。由于S S 有有16种状态组合，种状态组合，因此对正逻辑输入与输出而言，有因此对正逻辑输入与输出而言，有16种算术运算功能和种算术运算功能和16种逻辑运算功能。同样，种逻辑运算功能。同样，对于负逻辑输入与输出而言，也有对于负逻辑输入与输出而言，也有16种算术运算功能和种算术运算功能和16种逻辑运算功能。种逻辑运算功能。 表表2.5 74181ALU算术算术/逻辑运算功能表逻辑运算功能表 说明：说明：

14、(1)H高电平高电平,L低电平低电平.(2)*表示每一位均移到下一个更高位表示每一位均移到下一个更高位,即即A*2A注意注意,表表2.5中算术运算操作是用中算术运算操作是用补码补码表示法来表示的。表示法来表示的。其中其中“加加”是指是指算术加算术加,运算时要考虑进位运算时要考虑进位,而符号而符号“”是是指指“逻辑加逻辑加”。 其次其次,减法是用补码方法进行的减法是用补码方法进行的,其中数的反码是内部产生其中数的反码是内部产生的的,而结果输出而结果输出“A减减B减减1”,因此做减法时需在最末位产生一因此做减法时需在最末位产生一个强迫进位个强迫进位(加加1),以便产生以便产生“A减减B”的结果。另

15、外的结果。另外,“AB”输输出端可指示两个数相等出端可指示两个数相等,因此它与其他因此它与其他ALU的的“AB输出端输出端按按“与与”逻辑连接后逻辑连接后,可以检测两个数的相等条件。可以检测两个数的相等条件。 前面说过前面说过,74181ALU设置了设置了P和和G两个本组先行进位输出端。如果将四片两个本组先行进位输出端。如果将四片74181的的P,G输出端送入到输出端送入到74182先行进位部件（先行进位部件（CLA）,又可实现第二级的先行进又可实现第二级的先行进位位,即组与组之间的先行进位。即组与组之间的先行进位。假设假设4片（组）片（组）74181的先行进位输出依次为的先行进位输出依次为P

16、0,G0,G1P1,P2,G2,P3,G3,那么那么参考式参考式(2.37)的进位逻辑表达式的进位逻辑表达式,先行进位部件先行进位部件74182CLA所提供的进位逻辑关系所提供的进位逻辑关系如下：如下：CnG0P0CnCnG1P1CnG1G0P1P0P1CnCnG2P2CnG2G1P2G0P1P2P0P1P2Cn(2.38)Cn4 G3P3CnG3G2P3G1P1P2G0P1P2P3P0P1P2P3CnG*P*Cn 其中其中P*P0P1P2P3G*G3G2P3G1P1P2G0P1P2P3根据以上表达式根据以上表达式,用用TTL器件实现的成组先行进位部件器件实现的成组先行进位部件74182的逻辑

17、电路如下的逻辑电路如下图所示图所示 其中其中G*称为成组进位发生输出称为成组进位发生输出,P*称为成组进位传送输出。称为成组进位传送输出。4.两级先行进位的两级先行进位的ALU 下面介绍如何用若干个下面介绍如何用若干个74181ALU位片，与配套的位片，与配套的74182先行进位部件先行进位部件CLA在一起，构成一个全字长的在一起，构成一个全字长的ALU。下图示出了用两个下图示出了用两个16位全先行进位部件级联组成的位全先行进位部件级联组成的32位位ALU逻辑方框图。在逻辑方框图。在这个电路中使用了八个这个电路中使用了八个74181ALU和两个和两个74182CLA器件。很显然，对一个器件。很

18、显然，对一个16位位来说，来说，CLA部件构成了第二级的先行进位逻辑，即实现四个小组（位片）之间的部件构成了第二级的先行进位逻辑，即实现四个小组（位片）之间的先行进位，从而使全字长先行进位，从而使全字长ALU的运算时间大大缩短。的运算时间大大缩短。 总线是计算机内各部件之间传送信息的公用的总线是计算机内各部件之间传送信息的公用的一组连线。一组连线。 由于计算机内部的由于计算机内部的主要工作过程主要工作过程是是信息传送和信息传送和加工加工的过程的过程, ,因此在机器内部各部件之间的数据传送因此在机器内部各部件之间的数据传送非常频繁。为了非常频繁。为了减少减少内部的传送线并便于控制内部的传送线并便

19、于控制, ,通常通常将一些寄存器之间数据传送的通路加以归并将一些寄存器之间数据传送的通路加以归并, ,组成组成总总线结构线结构，使不同来源的信息在此传输线上分时传送。，使不同来源的信息在此传输线上分时传送。2.5.3 内部总线内部总线和外部总线 根据总线所在位置，总线分为根据总线所在位置，总线分为内部总线内部总线和和外部外部总线总线两类。两类。内部总线内部总线是指是指CPU内各部件的连线内各部件的连线外部总线外部总线是指是指系统总线系统总线，即，即CPU与存储器、与存储器、I/O系统之间的连线。系统之间的连线。单向总线和双向总线 按总线的逻辑结构来说，总线可分为按总线的逻辑结构来说，总线可分为

20、单向传送单向传送总线总线和和双向传送总线双向传送总线。所谓所谓单向总线单向总线，就是信息只能向一个方向传送，就是信息只能向一个方向传送所谓所谓双向总线双向总线，就是信息可以分两个方向传送，就是信息可以分两个方向传送，既可以发送数据，也可以接收数据。既可以发送数据，也可以接收数据。下图为由三态门组成的双向数据总线。下图为由三态门组成的双向数据总线。2.5.4 定点运算器的基本结构定点运算器的基本结构 运算器包括运算器包括ALU阵列乘除器阵列乘除器寄存器寄存器多路开关多路开关三态缓冲器三态缓冲器数据总线等逻辑部件数据总线等逻辑部件。 运算器的设计，主要是围绕运算器的设计，主要是围绕ALU和寄存器同数和寄存器同数据总线之间如何传送操作数和运算结果进行的。据总线之间如何传