存储器和可编程逻辑器件

1、第八章 存储器和可编程逻辑器件重点内容： 只读存储器 ROM 随机存取存储器RAM 可编程逻辑器件PLD 8.1 只读存储器ROM (Read-only memory)ROM结构框图地址译码器：寻找内存单元和 AB总线相连1 固定ROM 1. ROM结构框图存储矩阵：存储信息输出缓冲器：和系统DB总线相连， 解决负载能力和电平 匹配等问题2.存储矩阵 分为diode,BJT和MOS管构成的三种 Diode存储矩阵（4x4）BJT管存储矩阵MOS管存储矩阵03210132102321033210:11, 01011, 10111, 01001, 1010:1iiWWWD D D DWD D D

2、DWD D D DWD D D D字线，选中相应单元字线，位线交叉处有二极管相当于存“”信息3. ROM存储矩阵的画法字线，位线交叉处用黑点表示 有黑点表明接有diode，BJT或MOS管，该位存的内容为”1“ 无黑点表明无器件，该位存的内容”0“ ROM存储矩阵的画法二. 可编程只读存储器 字线经三极管T的发射极熔丝和位线相连 存在熔丝单元，存“1”无熔丝单元（烧断），存“0”属一次性改写熔丝型PROM存储单元1.一次可编程只读存储器PROM(Programmable ROM)具有读写电路的PROM存储单元 数据线Di加负电压(2V) VCC由+5V提高到+6V 令Wi=1TWi为写入管，T

3、Ri为读出管。改写内容过程：形成大电流将熔丝烧断，所存信息由1改为02. 可重写入的只读存储器EPROM （erasable PROM) N沟道FAMOS管结构示意图（Floating-gate Avalanche Injection MOS） FAMOS （悬浮栅雪崩注入管）工作原理：注入：S接地，D接+25V，漏极D侧的PN结被击穿且产生雪崩效应，一些高能量的空穴从漏区N+穿过SiO2薄层到达浮栅上，形成正电荷的积累，而在PSi界面上因静电感应出现反型层（PSi中少数载流子），沟道形成，FAMOS管导通 擦除：紫外光照射 ，浮栅上的正电荷消失，称为栅极放电现象，FMOS管返回截止状态 N沟

4、道的FAMOS管存储单元出厂时FAMOS关断存“1” Wi1，在位线Bj上加正电压，FAMOS管雪崩击穿，浮栅上注入正电荷，FAMOS管导通，存储单元中内容由1变0。3. 电可擦除的只读存储器EEPROM (electrically erasable PROM) 叠栅隧道MOS管结构示意图栅极G和控制栅相连，浮栅在控制栅下方栅极和高掺杂N+(漏区D)间为隧道区基片P-Si浮栅上带有负电荷，叠栅隧道管截止，反之，管子处导通状态 N沟道叠栅隧道管N沟道增强管 EEPROM存储单元Wi1时，T1管导通，T2管导通 Bj0 存“0” T2管截止 Bj1 存“1”以38线地址译码器为例，有三. ROM应

5、用举例 地址译码器：输入地址总线AB视为逻辑变量 ,输出字线Wi视为逻辑函数 0210WA A A7210WA A A1210WA A A视地址译码器为与阵列，与阵列点阵图 存储矩阵输入和输出的关系讨论输入Wi视为变量，输出Di视为函数输入Wi和输出Di为逻辑或关系，视存储矩阵为或阵列001113202313DWWDWWDWWDWWROM存储矩阵4 4用ROM实现一位全加器电路i11111111iiiiiiiiiiiiiiiiiiiiiiiiiSA BCAB CA B CABCCABCA BCAB CABC8.2 随机存取存储器RAM (random access memory)一. RAM组

6、成和原理 地址译码器：选通RAM内存单元和地址AB总线相连 存储矩阵：存储信息 读写控制电路：对RAM进行读出或写入二. RAM存储单元 静态NMOS六管存储单元1234,T TT T反相器反相器 FFRS基本1313,0,1TTTT通止存“ ”止通存“”56567878,1, ( ),1, BD()ijT TXT TQ QT TT TDj门控管字线时，通出现在位线B门控管位选线Y时，通位线 和接通/ /1/ /0/ ()( )R WR WDI OR WI OD DQ Q读写线： 时，读出 时，写入 存储单元种类静态存储单元 (Static Storage Cell）NMOS六管CMOS六管B

7、JT管特点：靠FF存储信息，存放时间长，不易丢失 元器件数量较多，集成度低 外围电路简单，操作方便动态存储单元 （dynamic Storage Cell）四管动态存储单元三管动态存储单元单管动态存储单元特点：靠MOS管栅极电容存储信息，因电容 泄漏，需定时刷新动态、静态比较动态存储单元（DSC)静态存储单元（SSC)电路结构集成度速度 方便程度简单 高 慢 差复杂 低 快 好三、RAM IC及其应用1. RAM IC256 4bit（）641bitK （）(14bitK）2、RAM容量扩展扩展考虑因素：a. 容量b. 内存单元地址分配c. 速度配合（CPU,RAM存取时间）d. 带载能力22

8、11418bitK片907430/21142114AAR WIDDIIDD地址线相连片选线CS相连读写线相连（ ） I/O（ ）I/O RAM位扩展 RAM字扩展A12A11:00 6116(I) 选通 000007FFH01 6116(II) 选通 08000FFFH10 6116(III) 选通 100017FFH11 6116(IV) 选通 18001FFFH6116(2888bitSRAMKK）容量6116,SRAMCPURD设有输出允许端OE 可用发出的读出信号来选通 RAM字、位同时扩展A11A10:00 21141,2 0003FFH01 21143,4 4007FFH10 21

9、145,6 800BFFH11 21147,8 C00FFFH2114(14(48bit)SRAMKK）3. 应用举例内存地址分配： 21121,2 0000FFH 21123,4 1001FFH 21125,6 2002FFH 21127,8 3003FFH2112(256 4bit18bit000SRAMK）内存地址范围： 3FFH 字，位的扩展 高位地址线连接8.3 可变成逻辑器件PLD (Programmable logic device) PLD的逻辑约定PLD器件输入缓冲器逻辑与门 传统表示法 PLD表示法积项PLD器件中连线表示: 固定，可编程，断开PLD器件中与门连接形式,A

10、A为其原，反变量输出00 Z =1 XAABBY全积项连接全空连接一. PLD器件的阵列结构1. PROM阵列结构：AND阵列固定，OR阵列可编程2. FPLA阵列结构：AND阵列可编程，OR阵列可编程3. PAL阵列结构： AND阵列可编程，OR阵列固定 PROM阵列结构 FPLA阵列结构 PAL阵列结构二. 可编程逻辑阵列PLA (programmable logic array)PLA特点：与或两级可编程阵列结构 属ROM一种特殊形式，又有别于ROM 输出极性亦可编程1. PLA基本结构与阵列输入量 Ii 输出量 Pi（乘积项）或阵列输入量 Pi 输出量 Oi阵列容量 Q Q=(2I+O

11、)PPLA分类： 掩膜PLA现场可编程PLA熔丝式结破坏式组合型PLA时序型PLA集电极开路输出结构（OC)三态输出结构（TS）PLA设计举例例1：七段LED显示译码电路abcdefgYDCBACAYCBACBAYCBAYCBACBACBAYCBAYDCACBBAYDCBCBA例2：循环码八进制可控计数器状态转换图PLA和DFF实现电路0102112DQQCQ QCQ Q120202020DCQ QCQ QCQ QCQ Q2211010DQ QCQQCQ Q210210CCQCQ Q QCQ QQ三. 可编程阵列逻辑PAL (programmable array logic)1. PAL器件的

12、基本结构可编程与阵列固定的或阵列输出电路等三部分组成2. 三种不同的输出结构反馈型输出结构寄存器型输出结构异或型输出结构3. PAL器件命名4. PAL应用举例四相八拍式步进电机脉冲分配电路状态转换图状态卡诺图电路与驱动方程：31021DMQ QMQ Q20013DMQ QMQ Q02132DMQ QMQ Q10233DMQ QMQ Q逻辑电路图（PAL16R4)四. 可编程通用阵列逻辑（GAL） （generic array logic）1. 输出逻辑宏单元结构OLMC (output logic macrocell）PTMUX: 积项多路选择器（2选1）TSMUX: 三态输出多路选择器（4选1）OMUX: 输出多路选择器（2选1）FMUX: 反馈多路选择器（4选1）异或门XOR极性选择: XOR = 0 原函数输出 XOR = 1 反函数输出2. GAL器件命名3. GAL器件介绍 GAL16v8GAL16v8逻辑框图功能引脚： I1I8： 输入信号 F0F7： 输出量 I0/CLK： 时钟输入端 ： 输出选通端OE 可编程与阵列，容量 8个输出逻辑宏单元 10个输入缓冲器 8个三态输出缓冲器32 64bit 8个反馈缓冲器基本组成：