第7章LPM参数化宏模块的应用

1、例例7-1 ADC0809采样电路系统采样电路系统L利用利用LPM设计设计图图7-1 ADC0809采样电路系统采样电路系统选择选择创建一个新的宏创建一个新的宏先建项目先建项目点击点击图图7-2 fifo的的PLM定制定制1选选择择修修改改存存储储路路径径及及命命名名生存文件生存文件格式选择格式选择运用元运用元件系列件系列图图7-3 fifo的的PLM定制定制2设置数设置数据深度据深度设置数设置数据位宽据位宽设置时钟设置时钟同步同步/异步异步读读/写写图图7-4 fifo的的PLM定制定制3若选中某项，则在若选中某项，则在其其“宏宏”（图左边）（图左边）上就显示该端口，上就显示该端口，有读空有

2、读空/写满、同写满、同步步/异步清零等异步清零等选择选择“宏宏” 端口端口图图7-5 fifo的的PLM定制定制4选择选择“读读” 同步模式同步模式选择选择“储储存存”区域区域图图7-6 fifo的的PLM定制定制5选择优化选择优化方式（速方式（速度度/面积）面积）选择某些选择某些功能端口功能端口是否有效是否有效选择是否选择是否仅用所用仅用所用芯片的存芯片的存储单元储单元图图7-7 fifo的的PLM定制定制6EDA仿真库仿真库是否生成是否生成网络表网络表测定时间和测定时间和资源估计资源估计图图7-8 fifo的的PLM定制定制7生成的生成的文件存文件存储路径储路径产生的产生的文件类文件类型，

3、型，可可选选图图7-9 fifo的的PLM定制定制8如果选中生如果选中生成网络表成网络表在在“完成完成”向导时会出向导时会出现图示现图示图图7-10 fifo的的PLM定制定制9接下页接下页 LPM_FIFO定制的定制的VHDL文件文件接下页接下页接上页接上页接上页接上页 图图7-10 fifo的仿真波形的仿真波形 LPM_FIFO定制文件仿真测试定制文件仿真测试7.2.3 AD_FIFO系统实现系统实现【例【例8-25】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD_FIFO IS PORT (EOC,CLK,WR_EN,RD_EN

4、,CLR : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FULL,ALE,START,OE,ADDA : OUT STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END AD_FIFO; ARCHITECTURE behav OF AD_FIFO IS SIGNAL a1, b1, c1, d1 : STD_LOGIC ; COMPONENT ADCINT PORT ( CLK ,EOC : IN STD_LOGIC; LOCK, ALE, START, OE,ADDA : OU

5、T STD_LOGIC ); END COMPONENT; 接下页接下页COMPONENT FIFO2 PORT (data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); wrreq,rdreq,clock, aclr : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0); full : OUT STD_LOGIC ); END COMPONENT; BEGIN b1 = CLK AND WR_EN ; c1 = NOT WR_EN ; a1 b1,EOC=EOC,LOCK=d1,ALE=ALE, START=S

6、TART,OE=OE,ADDA=ADDA); U2: FIFO2 PORT MAP(data=D,wrreq=WR_EN,rdreq=c1, clock=a1,aclr=CLR,full=FULL,q=Q); END behav;接上页接上页实实 验验（1 1）实验目的：）实验目的：学习在学习在VHDLVHDL文本描述的电路中调用文本描述的电路中调用LPMLPM模块。模块。（2 2）实验原理：）实验原理：作为练习，作为练习，根据图根据图8-8-5353的电路原理，用的电路原理，用LPMLPM模块设计加法模块设计加法计数器。计数器。（3 3）实验内容：）实验内容：将图将图8-8-5353中的元件

7、中的元件7437474374，用，用LPM_LATCHLPM_LATCH代替，用代替，用VHDLVHDL纯纯文本方式文本方式表达图表达图8-8-5353。给出其仿真波形，并在。给出其仿真波形，并在EDAEDA实验系统上验证此项设实验系统上验证此项设计。计。（4 4）实验思考题：）实验思考题：修改以上设计，但仍然利用修改以上设计，但仍然利用LPMLPM模块模块, ,即即lpm_add_sublpm_add_sub、busmuxbusmux、lpm_latchlpm_latch及其它的模块构成一个可预置初值的减法计数器。及其它的模块构成一个可预置初值的减法计数器。（5 5）实验报告：）实验报告：给

8、出以上的实验内容，时序分析和实测结果，完成实验给出以上的实验内容，时序分析和实测结果，完成实验报告。报告。实验实验8-1 LPM模块应用练习模块应用练习实实 验验（1 1）实验目的：）实验目的：学习利用数控分频器设计硬件电子琴实验。学习利用数控分频器设计硬件电子琴实验。（2 2）实验原理：）实验原理：主系统由主系统由3 3个模块组成个模块组成，例，例8-298-29是顶层设计文是顶层设计文件，其内部有两个功能模块（如图件，其内部有两个功能模块（如图8-148-14所示）：所示）：TONE.VHDTONE.VHD( (例例8-288-28) )和和SPEAKER.VHDSPEAKER.VHD（例

9、例8-278-27）。）。实验实验8-2 硬件电子琴电路设计硬件电子琴电路设计图图8-14 硬件电子琴电路结构硬件电子琴电路结构实实 验验实验实验8-2 硬件电子琴电路设计硬件电子琴电路设计模块模块TONETONE是音阶发生器，当是音阶发生器，当8 8位发声控制输入位发声控制输入INDEXINDEX中某一位为高中某一位为高电平时，则对应某一音阶的数值将从端口电平时，则对应某一音阶的数值将从端口TONETONE输出，作为获得该音阶输出，作为获得该音阶的分频预置值；同时由的分频预置值；同时由CODECODE输出对应该音阶简谱的显示数码，如输出对应该音阶简谱的显示数码，如5 5，并由，并由HIGHH

10、IGH输出指示音阶高输出指示音阶高8 8度显示。由例度显示。由例8-288-28可见，其语句结构只是可见，其语句结构只是类似与真值表的纯组合电路描述，其中的音阶分频预置值，如类似与真值表的纯组合电路描述，其中的音阶分频预置值，如Tone = Tone = 12901290是根据产生该音阶频率所对应的分频比获得的。是根据产生该音阶频率所对应的分频比获得的。模块模块SPEAKERSPEAKER中的主要电路是一个数控分频器，它由一个初值可预中的主要电路是一个数控分频器，它由一个初值可预置的加法计数器构成，详细的设计和工作原理已在第置的加法计数器构成，详细的设计和工作原理已在第8 8章实验章实验3 3

11、中作了中作了描述。当模块描述。当模块SPEAKERSPEAKER由端口由端口TONETONE获得一个获得一个2 2进制数后，将以此值为计进制数后，将以此值为计数器的预置数，对端口数器的预置数，对端口CLK12MHZCLK12MHZ输入的频率进行分频，之后由输入的频率进行分频，之后由SPKOUTSPKOUT向扬声器输出发声。向扬声器输出发声。【例【例8-27】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Speaker IS PORT ( clk1 : IN STD_LOGIC; Tone1 : IN INTEGER RANGE 0 TO 16#

12、7FF#; SpkS : OUT STD_LOGIC );END;ARCHITECTURE one OF Speaker IS SIGNAL PreCLK , FullSpkS : STD_LOGIC; BEGIN DivideCLK : PROCESS(clk1) VARIABLE Count4 : INTEGER RANGE 0 TO 15; BEGIN PreCLK 11 THEN PreCLK = 1; Count4 := 0; ELSIF clk1EVENT AND clk1=1 THEN Count4 := Count4 + 1; END IF; END PROCESS; 接下页接

13、下页GenSpkS : PROCESS(PreCLK, Tone1) VARIABLE Count11 : INTEGER RANGE 0 TO 16#7FF#; BEGIN - 11位可预置计数器位可预置计数器 IF PreCLKEVENT AND PreCLK = 1 THEN IF Count11=16#7FF# THEN Count11 := Tone1; FullSpkS = 1; ELSE Count11:=Count11 + 1; FullSpkS = 0; END IF; END IF; END PROCESS; DelaySpkS : PROCESS(FullSpkS) VA

14、RIABLE Count2 : STD_LOGIC; BEGIN IF FullSpkSEVENT AND FullSpkS = 1 THEN Count2 := NOT Count2; IF Count2 = 1 THEN SpkS = 1; ELSE SpkS Tone = 773; CODE = 1; HIGH Tone = 912; CODE = 2; HIGH Tone = 1036; CODE = 3; HIGH Tone = 1116; CODE = 4; HIGH Tone = 1197; CODE = 5; HIGH Tone = 1290; CODE = 6; HIGH T

15、one = 1372; CODE = 7; HIGH Tone = 1410; CODE = 1; HIGH Tone = 2047; CODE = 0; HIGH Index1,Tone=Tone2, CODE=CODE1,HIGH=HIGH1);u2 : Speaker PORT MAP (clk1=CLK12MHZ,Tone1=Tone2, SpkS=SPKOUT );END;实实 验验实验实验8-2 硬件电子琴电路设计硬件电子琴电路设计（3 3）实验内容）实验内容1 1：编译适配以上编译适配以上3 3个示例文件，给出仿真波形，最个示例文件，给出仿真波形，最后进行下载和硬件测试实验。建议

16、使用实验电路模式后进行下载和硬件测试实验。建议使用实验电路模式“3 3”（附图（附图1-51-5），用短路帽选择），用短路帽选择“CLOCK9CLOCK9”的输入频率选择的输入频率选择1212MHzMHz，此信号作为系统此信号作为系统输入信号输入信号CLK12MHZCLK12MHZ；键键8 8至键至键1 1 作为作为INDEXINDEX输入信号控制各音阶；选择输入信号控制各音阶；选择数码管数码管1 1显示琴音简谱码，发光管显示琴音简谱码，发光管D1D1显示高显示高8 8度。度。（4 4）实验内容）实验内容2 2：在原设计的基础上，增加一个在原设计的基础上，增加一个NOTETABSNOTETAB

17、S模块（模块（如图如图8-158-15所示），用于产生节拍控制（所示），用于产生节拍控制（INDEXINDEX数据存留时间）和音阶选数据存留时间）和音阶选择信号，即在择信号，即在NOTETABSNOTETABS模块放置一个乐曲曲谱真值表，由一个计数器模块放置一个乐曲曲谱真值表，由一个计数器的计数值来控制此真值表的输出，而由此计数器的计数时钟信号作为的计数值来控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。试完成此项设计，并在。试完成此项设计，并在EDAEDA实验系统上的实

18、验系统上的FPGAFPGA目标器件中实现之。目标器件中实现之。（5 5）思考题）思考题1 1：例例8-278-27中的进程中的进程DelaySpkSDelaySpkS对扬声器发声有什么影对扬声器发声有什么影响？响？ （6 6）思考题）思考题2 2：在电路上应该满足哪些条件，才能用数字器件直在电路上应该满足哪些条件，才能用数字器件直接输出的方波驱动扬声器发声？接输出的方波驱动扬声器发声？实实 验验实验实验8-2 硬件电子琴电路设计硬件电子琴电路设计（7 7）实验报告：）实验报告：用仿真波形和电路原理图，详细叙述硬件电子琴的工用仿真波形和电路原理图，详细叙述硬件电子琴的工作原理及其作原理及其3 3

19、个个VHDLVHDL文件中相关语句的功能，叙述硬件实验情况，提出硬件文件中相关语句的功能，叙述硬件实验情况，提出硬件乐曲演奏电路的设计和实验方案。乐曲演奏电路的设计和实验方案。 图图8-15 硬件乐曲演奏电路结构硬件乐曲演奏电路结构可以选择可以选择模式模式9用键选择演用键选择演奏何首乐曲：奏何首乐曲：第第3首乐曲首乐曲简谱码简谱码实实 验验（1 1）实验目的：）实验目的：学习用学习用VHDLVHDL设计波形发生器和扫频信号发生器，掌握设计波形发生器和扫频信号发生器，掌握FPGAFPGA对对D/AD/A的接口和控制技术，学会的接口和控制技术，学会LPM_ROMLPM_ROM在波形发生器设计中的实

20、用方在波形发生器设计中的实用方法。法。实验实验8-3 波形发生与扫频信号发生器电路设计波形发生与扫频信号发生器电路设计（2 2）实验原理：）实验原理：如图如图8-168-16所示，完整的波形发生器由所示，完整的波形发生器由4 4部分组成：部分组成：首先是首先是FPGA中的波形发生器控制电路，它通过外来控制信号和中的波形发生器控制电路，它通过外来控制信号和高速时钟信号，向波形数据高速时钟信号，向波形数据ROM发出地址信号，输出波形的频率由发出地址信号，输出波形的频率由发出的地址信号的速度决定；当以固定频率扫描输出地址时，模拟输发出的地址信号的速度决定；当以固定频率扫描输出地址时，模拟输出波形是固

21、定频率，而当以周期性时变方式扫描输出地址时，则模拟出波形是固定频率，而当以周期性时变方式扫描输出地址时，则模拟输出波形为扫频信号。输出波形为扫频信号。实实 验验实验实验8-3 波形发生与扫频信号发生器电路设计波形发生与扫频信号发生器电路设计波形数据波形数据ROM中存有发生器的波形数据，如正弦波或三角波数据。中存有发生器的波形数据，如正弦波或三角波数据。当接受来自当接受来自FPGA的地址信号后，将从数据线输出相应的波形数据，的地址信号后，将从数据线输出相应的波形数据，地址变化得越快，则输出数据的速度越快，从而使地址变化得越快，则输出数据的速度越快，从而使D/A输出的模拟信输出的模拟信号的变化速度

22、越快。波形数据号的变化速度越快。波形数据ROM可以由多种方式实现，如在可以由多种方式实现，如在FPGA外面外接普通外面外接普通ROM；由逻辑方式在由逻辑方式在FPGA中实现（如例中实现（如例8-30）；）；或由或由FPGA中的中的EAB模块担当，如利用模块担当，如利用LPM_ROM实现。相比之下，实现。相比之下，第第1种方式的容量最大，但速度最慢；，第种方式的容量最大，但速度最慢；，第2种方式容量最小，但速度种方式容量最小，但速度最快；第最快；第3种方式则兼顾了两方面的因素；种方式则兼顾了两方面的因素；D/A转换器负责将转换器负责将ROM输出的数据转换成模拟信号，经滤波电路输出的数据转换成模拟

23、信号，经滤波电路后输出。输出波形的频率上限与后输出。输出波形的频率上限与D/A器件的转换速度有重要关系，本器件的转换速度有重要关系，本例采用例采用DAC0832器件。器件。实实 验验实验实验8-3 波形发生与扫频信号发生器电路设计波形发生与扫频信号发生器电路设计DAC0832是是8位位D/A转换器，转换周期为转换器，转换周期为1s，其引脚信号以及与其引脚信号以及与FPGA目标器件典型的接口方式如附图目标器件典型的接口方式如附图1-15所示。其参考电压与所示。其参考电压与5V工作电压相接（实用电路应接精密基准电压）。工作电压相接（实用电路应接精密基准电压）。DAC0832的引脚功的引脚功能简述如

24、下：能简述如下：ILEILE（PIN 19PIN 19）：）：数据锁存允许信号，高电平有效，系统板上已直接连在数据锁存允许信号，高电平有效，系统板上已直接连在5 5V V上。上。WR1WR1、WR2WR2（PIN 2PIN 2、1818）：）：写信号写信号1 1、2 2，低电平有效。，低电平有效。XFER(PIN 17)XFER(PIN 17)：数据传送控制信号，低电平有效。数据传送控制信号，低电平有效。VREFVREF（PIN 8PIN 8）：）：基准电压，可正可负，基准电压，可正可负，1010V V10V10V。RFBRFB（PIN 9PIN 9）：）：反馈电阻端。反馈电阻端。IOUT1/

25、IOUT2(PIN 11IOUT1/IOUT2(PIN 11、12)12)：电流输出端。电流输出端。D/AD/A转换量是以电流形式输出的转换量是以电流形式输出的，所以必须如实验结构图，所以必须如实验结构图NO.5CNO.5C所示连接方式将电流信号变为电压信号。所示连接方式将电流信号变为电压信号。AGND/DGNDAGND/DGND（PIN 3PIN 3、1010）：）：模拟地与数字地。在高速情况下，此二模拟地与数字地。在高速情况下，此二GNDGND地地的连接线必须尽可能短，且系统的单点接地点须接在此连线的某一点上。的连接线必须尽可能短，且系统的单点接地点须接在此连线的某一点上。实实 验验（3

26、3）实验内容）实验内容1 1：根据根据示例例示例例8-308-30，及以上的设计原理，完成波形发生器，及以上的设计原理，完成波形发生器和扫频信号源的设计，仿真测试及实验系统上的硬件测试。和扫频信号源的设计，仿真测试及实验系统上的硬件测试。实验实验8-3 波形发生与扫频信号发生器电路设计波形发生与扫频信号发生器电路设计例例8-308-30中的正弦波波型数据由中的正弦波波型数据由6464个点构成，此数据经个点构成，此数据经DAC0832DAC0832，并并经滤波器后，可在示波器上观察到光滑的正弦波经滤波器后，可在示波器上观察到光滑的正弦波( (若接精密基准电压，若接精密基准电压，可得到更为清晰的正

27、弦波形可得到更为清晰的正弦波形) )。硬件实验中注意硬件实验中注意DAC0832DAC0832及滤波电路须接有及滤波电路须接有+/-12+/-12V V 电压。然后将实验系统左下电压。然后将实验系统左下角选择插针处用短路帽短路角选择插针处用短路帽短路“D/AD/A直通直通”，而，而“滤波滤波1 1”，“滤波滤波0 0”处通过短路或处通过短路或不接短路帽达到不同的滤波方式。将示波器的地与不接短路帽达到不同的滤波方式。将示波器的地与EDAEDA实验系统的地相接，信号端实验系统的地相接，信号端与与“AOUTAOUT” 信号输出端相接；建议信号输出端相接；建议CLKCLK接接clock0clock0，

28、由此由此5050MHzMHz频率，此频率扫描波频率，此频率扫描波形数据；形数据；CLK1CLK1接接clock5clock5，由此接由此接“10241024HzHz”，此频率决定扫频速度；选电路模式此频率决定扫频速度；选电路模式1 1；KKKK接键接键8 8，当为高电平时，正弦波点频输出，当为高电平时，正弦波点频输出，1111位输入数据位输入数据DATADATA由键由键3 3、键、键2 2和键和键1 1控制，信号源的输出频率由此控制，信号源的输出频率由此3 3键输入的键输入的1212位二进制数决定，数值越大，输出频率位二进制数决定，数值越大，输出频率越高；越高；“FD0FD0”时为最高频率；键

29、时为最高频率；键8 8低电平时，正弦波扫频输出，扫频速度由低电平时，正弦波扫频输出，扫频速度由clock5clock5的频率决定。输向的频率决定。输向08320832的的8 8位数据由位数据由DDDD输出。输出。实实 验验（4 4）实验内容）实验内容2 2：在例在例8-308-30中插如一个中插如一个LPM_ROMLPM_ROM，将原例中的波形数据放将原例中的波形数据放在内部在内部ROMROM中（利用本章第中（利用本章第1010节和第节和第4 4章第章第3 3节介绍的方法，节介绍的方法，为例为例8-308-30定制定制波形数据波形数据ROMROM，并完成并完成mifmif数据文件的编辑。必要时

30、增加波形点数，以利低数据文件的编辑。必要时增加波形点数，以利低频输出时，仍保持良好波形。波形数据可由其它方式自动生成），然后重频输出时，仍保持良好波形。波形数据可由其它方式自动生成），然后重复以上的测试和硬件实验。复以上的测试和硬件实验。实验实验8-3 波形发生与扫频信号发生器电路设计波形发生与扫频信号发生器电路设计图图8-16 波形发生器电路系统结构图波形发生器电路系统结构图实实 验验（5 5）思考题：）思考题：如果如果CLKCLK的输入频率是的输入频率是5050MHzMHz，ROMROM中一个周期的正弦波数据中一个周期的正弦波数据是是128128个，要求输出的正弦波频率不低于个，要求输出的

31、正弦波频率不低于150150KHzKHz，08320832是否能适应此项工是否能适应此项工作？为什么？作？为什么？（6 6）实验报告：）实验报告：作出本项实验设计的完整电路图，详细说明其工作原理作出本项实验设计的完整电路图，详细说明其工作原理，叙述例叙述例8-308-30的工作原理，以及基于的工作原理，以及基于LPM_ROMLPM_ROM的的VHDLVHDL电路设计的详细内容电路设计的详细内容和测试、实验内容。和测试、实验内容。实验实验8-3 波形发生与扫频信号发生器电路设计波形发生与扫频信号发生器电路设计【例【例8-30】LIBRARY IEEE;USE IEEE.STD_LOGIC_116

32、4.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DAC IS PORT ( CLK,CLK1,KK : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR(11 DOWNTO 0); DD : OUT INTEGER RANGE 255 DOWNTO 0 );END;ARCHITECTURE DACC OF DAC IS SIGNAL Q : INTEGER RANGE 63 DOWNTO 0 ; SIGNAL D : INTEGER RANGE 255 DOWNTO 0 ; SIGNAL FSS : STD_LOGIC ; SIGNAL COUNT12,DATA2,DATA1 : STD_LOGIC_VECTOR(11 DOWNTO 0) ;BEGIN PROCESS(FSS) BEGIN IF (FSSEVENT AND FSS =