第12章时序逻辑电路

1、1第十二章第十二章 时序逻辑电路时序逻辑电路 基本要求基本要求： 时序逻辑电路的分析时序逻辑电路的分析方法和同步时序逻辑方法和同步时序逻辑电路的设计方法。电路的设计方法。 时序逻辑电路器件的时序逻辑电路器件的应用应用12.1 基本概念基本概念 12.3 计数器计数器 12.2 分析设计方法分析设计方法 12.4 寄存器寄存器12.5 可编程逻辑器件可编程逻辑器件 12.6 555定时器定时器 第十二章第十二章 时序逻辑电路时序逻辑电路 212.1 时序逻辑电路的基本概念时序逻辑电路的基本概念 一一. 时序逻辑电路的基本结构及特点时序逻辑电路的基本结构及特点时序电路的基本结构框图时序电路的基本结

2、构框图 它由输入逻辑组合电路、输出逻辑组合电路和存储器三它由输入逻辑组合电路、输出逻辑组合电路和存储器三部分组成，它们之间的逻辑关系可用部分组成，它们之间的逻辑关系可用驱动方程、输出方驱动方程、输出方程和状态方程程和状态方程表示。表示。 第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.1 基本概念基本概念 3 即输出变量函数关系即输出变量函数关系Z=Fl(X，Qn) 即触发器输入变量函数关系即触发器输入变量函数关系Y=F2(X，Qn) 即触发器次态函数关系即触发器次态函数关系Qn+1=F3(Y，Qn)时序逻辑电路的特点时序逻辑电路的特点(1)有存储电路和有存储电路和反馈电路反馈电路。(2)

3、电路的工作状态，与时间因素相关，即时序电路电路的工作状态，与时间因素相关，即时序电路的输出由电路的输入和原来的状态共同决定。的输出由电路的输入和原来的状态共同决定。输出方程输出方程:驱动方程：驱动方程：状态方程：状态方程：第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.1 基本概念基本概念 4二时序逻辑电路的分类二时序逻辑电路的分类 时序电路通常分为两大类时序电路通常分为两大类: :一类是同步时序逻辑电路一类是同步时序逻辑电路，电电路中路中所有所有存储器存储器由一个由一个时钟脉冲时钟脉冲控制控制；另一类是异步时；另一类是异步时序电路，此类电路无公共的时钟脉冲。由于同步时序电序电路，此类电路

4、无公共的时钟脉冲。由于同步时序电路的理论比较成熟，应用也很广泛，因而我们重点介绍路的理论比较成熟，应用也很广泛，因而我们重点介绍同步时序电路的分析和设计方法。同步时序电路的分析和设计方法。3时序逻辑电路功能的描述方法时序逻辑电路功能的描述方法 1.逻辑方程式逻辑方程式 逻辑方程组是具体时序电路逻辑方程组是具体时序电路的直接描述，但不直观。的直接描述，但不直观。2.状态图状态图 反映时序逻辑电路状态转换反映时序逻辑电路状态转换规律及相应输入、输出取值关规律及相应输入、输出取值关系的图形称为状态图系的图形称为状态图。 Q1Q2 X/Z 0/0 0/1 1/0 1/0 1/0 1/1 0/0 0/0

5、 00 01 10 11 第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.1 基本概念基本概念/ 功能的描述方法功能的描述方法 53. .状态表状态表 反映时序逻辑电路反映时序逻辑电路Z Z、Q Qi in+1n+1与与X X、Q Qi in n间对应取值关系的表格称间对应取值关系的表格称为状态表。状态表由三个部分组成，第一部分是现状态为状态表。状态表由三个部分组成，第一部分是现状态Q Qi in n和输和输入入X X的组合，第二部分是每一个状态与输入的组合所导致的次的组合，第二部分是每一个状态与输入的组合所导致的次态态Q Qi in+1n+1 ，第三部分是现态的输出，第三部分是现态的输出

6、Z Z 。 现态现态 输入输入次态次态输出输出 X Q1n Q0nQ1n+1 Q0n+1Z000010001110010100011001100110111101110010101000前面状态图对应的状态表前面状态图对应的状态表 第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.1 基本概念基本概念/ 功能的描述方法功能的描述方法 64.时时序序图图 时序图即时序电路的工作波形图。它能直观地描述时序时序图即时序电路的工作波形图。它能直观地描述时序 电路的输入信号、时钟信号、输出信号及电路的状态转换电路的输入信号、时钟信号、输出信号及电路的状态转换等在时间上的对应关系。等在时间上的对应关系。

7、上面介绍描述时序电路逻辑功能的上面介绍描述时序电路逻辑功能的4种方法可以互相转换。种方法可以互相转换。 前面状态表对应的时序图前面状态表对应的时序图Q0Q1ZX第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.1 基本概念基本概念 712.2 时序电路的分析设计方法时序电路的分析设计方法一一. .分析时序逻辑电路的一般步骤分析时序逻辑电路的一般步骤 时序电路的分析就是通过对已知电路分析，求出电路输出时序电路的分析就是通过对已知电路分析，求出电路输出变量变量Z Z的变化规律，以及电路状态的变化规律，以及电路状态Q Q的转换规律，进而说明该的转换规律，进而说明该电路的逻辑功能和工作特性。基本步骤

8、如下：电路的逻辑功能和工作特性。基本步骤如下：1.1.求各逻辑方程式求各逻辑方程式: : (1) (1)各触发器各触发器CPCP逻辑表达式，逻辑表达式，同步电路可不写；同步电路可不写； (2)(2)时序电路输出方程时序电路输出方程 ； (3)(3)各触发器驱动方程各触发器驱动方程； (4)(4)时序电路状态方程。时序电路状态方程。2.2.列出时序电路状态表，画出状态图或时序图。列出时序电路状态表，画出状态图或时序图。3.3.用文字描述时序逻辑电路的逻辑功能。用文字描述时序逻辑电路的逻辑功能。 第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法 8二二. .同步时序

9、逻辑电路分析举例同步时序逻辑电路分析举例 例例1:试分析如图所试分析如图所示电路。示电路。解解:分析过程如下分析过程如下: 1）写出逻辑方程）写出逻辑方程输出方程输出方程Z= Q1n Q0nX1CPQ0 Q1Z驱动方程驱动方程 J0= K0=1；J1= K1= X Q0n 次态方程次态方程 Q0n+1= J0Q0n+K0Q0n=Q0nQ1n+1= J1Q1n+K1Q1n= （X Q0n）Q1n X Q0n Q1n= X Q0n Q1n第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 92)列状态表、画状态图和时序图列状态表、画状态图和时序图

10、3)逻辑功能分析逻辑功能分析此电路是一个可控计数器。此电路是一个可控计数器。当当X=0进行加法计数，每进行加法计数，每4个时钟脉冲电路的状态个时钟脉冲电路的状态循环一次，输出端循环一次，输出端Z输出输出一个进位脉冲。当一个进位脉冲。当X=l时，时，电路进行减电路进行减1计数，计数，Z是是借位信号。借位信号。 输入输入 现现 态态次态次态输出输出 X Q1n Q0nQ1n+1Q0n+1Z000010001100010110011001100110111101110010101000000110110/01/00/00/11/11/01/00/0CPXQ0Q1ZQ1Q0X/ZQ0n+1= Q0nQ

11、1n+1= X Q0n Q1nZ= Q1n Q0n第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 10例例2:试分析如图所示时序电路。试分析如图所示时序电路。 解解: (1) 逻辑方程式逻辑方程式 输出方程输出方程 F= Q3n Q1n 驱动方程驱动方程 J1= K1= 1 J3= Q1n Q2n K3= Q1n J2=Q1nQ3n K2=Q1n 各触发器的次态方程各触发器的次态方程Q1n+1=J 1n+KQ1n = 1nQ2n+1= 3n 2nQ1nQ2n 1nQ3n+1= 3nQ2nQ1nQ3n 1nQQQQQQQ第十二章第十二章 时序

12、逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 11 (2)状态表、状态图和波形图状态表、状态图和波形图 Q1n+1= 1n Q2n+1= 3n 2nQ1nQ2n 1nQ3n+1= 3nQ2nQ1nQ3n 1nQQQQQQ0010010001101000101000011110现态现态次态次态输出输出Q3n Q2n Q1nQ3n+1Q2n+1Q1n+1F0000010100111001011101110001000001/0/1011/0Q3Q2Q1/ F/0111010/0100/0101/0110/1CPQ1Q2Q3 F第十二章第十二章 时序逻辑电路时序逻辑

13、电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 12(3)逻辑功能分析逻辑功能分析 000000、001001、010010、011011、100100、101101、这、这6 6个状态构成有效状个状态构成有效状循环，电路正常工作时，循环，电路正常工作时，每经过每经过6个时钟脉冲作用后，电路个时钟脉冲作用后，电路的状态循环一次，当的状态循环一次，当3个触发器的输出状态为个触发器的输出状态为101，电路输，电路输出出F=1，否则，否则，F=0。这这6 6个状态称为有效状态。个状态称为有效状态。其余的其余的2 2个状态称为无效状态。个状态称为无效状态。电路在正常工作时是无法达到无效

14、状态的，若此电路由于电路在正常工作时是无法达到无效状态的，若此电路由于某种原因，如噪声信号或接通电源迫使电路进入无效状态某种原因，如噪声信号或接通电源迫使电路进入无效状态时时，在，在CP脉冲作用下，电路能自动回到有效脉冲作用下，电路能自动回到有效循环循环的这能力的这能力称为称为自启动能力自启动能力。根据分析得出：根据分析得出：此电路是一个六进制加法计数器此电路是一个六进制加法计数器，输出，输出F=1，计数器有进位表示，计数器有进位表示 。 第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 13例例3:试分析如图所示时序电路。试分析如图所示时序

15、电路。 解解: 逻辑方程式：逻辑方程式：DA=QCn ，DB= QAn ， DC= QBn 次态方程：次态方程：QAn+1= QCn ， QBn+1= QAn，QCn+1= QBn 状态图和状态表：状态图和状态表：QAQBQC000110100111101010011001第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 14逻辑功能分析：逻辑功能分析： 000、100、110、111、011、001这这6个状态形成个状态形成了有效循环，了有效循环，每经过每经过6个个时钟脉冲作用后，电路的时钟脉冲作用后，电路的状态循环一次，状态循环一次，电路

16、具有电路具有六进制计数功能六进制计数功能 。 010和和101为无效循环，为无效循环，它它们不能自动地回到有效循们不能自动地回到有效循环，所以电路环，所以电路没有自启动没有自启动能力能力。 通常，希望时序电路具有通常，希望时序电路具有自启动能力。自启动能力。 现态现态次态次态QAn QBn QnQAn+1QBn+1QCn+1000100001000010101011001100110101010110111111011第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 150/000例例4：试分析时序电路试分析时序电路。 解：解：(1) 逻辑方

17、程式逻辑方程式 QQJJKKCP&121FX驱动方程驱动方程 J1=X K1=XQ2n J2=XQ1n K2=X输出方程输出方程 F=XQ1nQ2n次态方程次态方程( ) Q1n+1=XQ1n+XQ2nQ1nQ2n+1=XQ2nQ1n+XQ2nJQn+KQn(2)状态图、状态表和状态图、状态表和波波 形形 1/11/0010/0100/01/01/0110/0Q2Q1 X/FX Q2nQ1nQ2n+1Q1n+1F0000010100111001011101110 0 00 0 0 0 0 00 0 00 1 01 0 01 1 01 1 1第十二章第十二章 时序逻辑电路时序逻辑电路/

18、12.2 分析设计方法分析设计方法/ 分析举例分析举例 16(3)(3)逻辑功能逻辑功能 只要只要X=0，无论电路处于何种状态都回到，无论电路处于何种状态都回到00状态，状态，且且F=0；以后，只有连续输入四个或四个以上的；以后，只有连续输入四个或四个以上的1时，时，才使才使F=l。该电路的逻辑功能是对输入信号。该电路的逻辑功能是对输入信号X进行检进行检测，当连续输入四个或四个以上个测，当连续输入四个或四个以上个1时，输出时，输出F=l，否，否则则F=0。故该电路称作。故该电路称作1111序列检测器序列检测器 。 波波 形形 图图12345CPXQ1Q2F0/0001/11/0010/0100

19、/01/01/0110/0Q2Q1 X/F第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 17例例5: 5: 试分析异步时序电路。试分析异步时序电路。在异步时序逻辑电路中，由于没有公共的时钟脉冲，分析在异步时序逻辑电路中，由于没有公共的时钟脉冲，分析各触发器的状态转换时，除考虑驱动信号的情况外，还必各触发器的状态转换时，除考虑驱动信号的情况外，还必须考虑须考虑其其CP端的情况，触发器只有在加到其端的情况，触发器只有在加到其CP端上的信号端上的信号有效时，才有可能改变状态。否则，触发器将保持原有状有效时，才有可能改变状态。否则，触发器将保持原

20、有状态不变。态不变。对于由正跳沿触发的触发器而言，当其对于由正跳沿触发的触发器而言，当其CP端的信号由端的信号由0变变1时，信号有效，对于由负跳沿触发的触发器而言，当其时，信号有效，对于由负跳沿触发的触发器而言，当其CP端的信号由端的信号由1变变0时，信号有效。时，信号有效。 第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 18解解: (1) 逻辑方程式逻辑方程式 CP的逻辑方程：的逻辑方程： CPD=CP,触发。触发。 CPC=CPA=QD,仅当仅当QD ，QC和和QA才可能改变状态。才可能改变状态。 CPB= QC, 仅当仅当QC ，Q

21、B才可能改变状态。才可能改变状态。 驱动方程：驱动方程： 次态方程次态方程JD=KD=1；JC=QAn，KC=1；JB= KB=1；JA=QBnQCn KA=1；QAn+1=QAnQBnQCn （QD 此式有效）此式有效）QBn+1=QBn （QC 此式有效）此式有效）QCn+1=QAnQCn（QD 此式有效）此式有效）QDn+1=QDn （CP 此式有效）此式有效）第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 19(2)状态图、状态表和时序图状态图、状态表和时序图状态图状态图Q3Q2Q1Q000000001001000110100100

22、00111011011100101101010111111100111011100第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 20现态现态时钟信号时钟信号次态次态 QAnQBnQCnQDnCPACPBCPCCPDQAn+1QBn+1QCn+1QDn+10000000100010001101100100010000100110011111101000100000101010101101101100110000101110111111110001000000110011001101100001010000110111011111101001

23、10000011101110110110100111000011111111111110000状态表状态表无无效效状状态态有有效效状状态态第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 分析举例分析举例 21时序时序图图(4)(4)逻辑功能逻辑功能由状态图和状态表看出，主循环共有十个不同的状态由状态图和状态表看出，主循环共有十个不同的状态00001001，其余，其余6个状态个状态10101111为无效状态，所以电路是一个为无效状态，所以电路是一个十进制异步加法计数器，并具有自启动能力。十进制异步加法计数器，并具有自启动能力。 CPQDQCQBQA123456

24、78910第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法 22三三 同步时序电路的设计方法同步时序电路的设计方法 时序电路设计是时序电路分析的逆过程，即根据给定的逻辑时序电路设计是时序电路分析的逆过程，即根据给定的逻辑功能要求，选择适当的逻辑器件，设计出符合要求的时序逻功能要求，选择适当的逻辑器件，设计出符合要求的时序逻辑电路。辑电路。 本节仅介绍用触发器及门电路设计同步时序电路的方法，这本节仅介绍用触发器及门电路设计同步时序电路的方法，这种设计方法的基本指导思想是用尽可能少的时钟触发器和门种设计方法的基本指导思想是用尽可能少的时钟触发器和门电路来实现符合设计

25、要求的时序电路。电路来实现符合设计要求的时序电路。1. 同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤 根据设根据设计题目计题目绘制原绘制原始状态始状态图图状状态态化化简简状态状态编码编码及画及画出状出状态图态图确定触发确定触发器个数器个数n:(2n-1M2n)及状态表及状态表求输出求输出方程和方程和触发器触发器驱动方驱动方程程画逻辑画逻辑电路图电路图并检查并检查自启动自启动能力能力第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 设计方法设计方法 232. 同步时序逻辑电路设计举例同步时序逻辑电路设计举例 直接由要求的逻揖功能求得的状态转换图叫

26、做原始状态直接由要求的逻揖功能求得的状态转换图叫做原始状态图，是设计时序电路的最关键的一步，它与状态化简都需图，是设计时序电路的最关键的一步，它与状态化简都需要有丰富的经验。下面的设计举例都在已知状态图的条件要有丰富的经验。下面的设计举例都在已知状态图的条件下进行。下进行。 例例1:设计一个自然二进制码的五进制计数器。设计一个自然二进制码的五进制计数器。 解解:（1）由于题目中对状态的编码及转换规律都提出了）由于题目中对状态的编码及转换规律都提出了明确的要求，所以状态图已经确定，编码后，就可画出自明确的要求，所以状态图已经确定，编码后，就可画出自然二进制码五进制计数器的状态图。然二进制码五进制

27、计数器的状态图。/1/1 /0 /0 /0 /0 /0 /0 /0 /0S S0 0 S S1 1 S S2 2 S S3 3 S S3 3000000 001001 010010 011011 100100第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 设计方法设计方法 24(2) 选择触发器、选择触发器、列出状态表列出状态表 由于五进制计数器的状态数由于五进制计数器的状态数M=5，所以应选三个触发器，所以应选三个触发器n=3，满足满足2n-1M2n。三个触发器记。三个触发器记作作F0、F1和和F2。 根据状态图列出状态表根据状态图列出状态表 现态现态 次

28、态次态输出输出Q2n Q1n Q0nQ2n+1Q1n+1Q0n+1F00000100010100010011001110001000001101011001101第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 设计方法设计方法 25现态现态 次态次态输出输出Q2n Q1n Q0nQ2n+1Q1n+1Q0n+1F00000100010100010011001110001000001101011001101(3)触发器触发器状态方程、驱动方程状态方程、驱动方程和电路和电路输出方程输出方程 为了便于选择触发器，求出电路输出方程和触发器驱动方为了便于选择触发器，求出

29、电路输出方程和触发器驱动方程，需程，需根据状态表画出三个触发器次态和输出变量根据状态表画出三个触发器次态和输出变量F卡诺图卡诺图。 Q1nQ0nQ2n00 01 11 100010000001 F Q1nQ0nQ2n00 01 11 10001010 0Q2n+1 Q1nQ0nQ2n00 01 11 10011100 0Q1n+1 Q1nQ0nQ2n00 01 11 10011001 0Q0n+1若选择若选择D触发器：触发器：Q0n+1=D0=Q2nQ0n , Q1n+1=D1=Q0nQ1n+Q0nQ1n= Q0n Q1n, Q2n+1=D2=Q0nQ1n 若选择若选择JK触发器：触发器：Q0

30、n+1=Q2nQ0n =J0Q0n+K0Q0nQ1n+1=Q0nQ1n+Q0nQ1n= J1Q1n+K1Q1nQ2n+1=Q0nQ1nQ2n= J2Q2n+K2Q2nJ0=Q2n，K0=1J1= Q0n ，K1= Q0nJ2= Q0n Q1n，K2=1输出方程输出方程F= Q2n Q0n Q1n 第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 设计方法设计方法 26(4)逻辑电路图逻辑电路图 比较比较D触发器和触发器和JK触发器的触发器的驱动方程，发现驱动方程，发现D D触发器输入端触发器输入端需要需要3个二输入的逻辑门；而个二输入的逻辑门；而JK触发器仅需

31、要触发器仅需要1个二输入端个二输入端的与门，线路比的与门，线路比D触发器简单，故选用触发器简单，故选用JK触发器。触发器。 (5)检查电路自启动能力检查电路自启动能力 当电路进入无效状态当电路进入无效状态101，110，111，其次态为，其次态为010，010，000，电路能自动进入有无效状态。，电路能自动进入有无效状态。第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 设计方法设计方法 27例例2 2：试用正跳沿：试用正跳沿JKJK触发器设触发器设计一同步时序电路，其状态转计一同步时序电路，其状态转换如图所示，换如图所示， 解：解：(1) 设输入变量为设输入

32、变量为X，输，输出变量为出变量为Z,共有共有4个状态，所个状态，所以选两个触发器，记以选两个触发器，记作作FF0和和FF1。(2)列出状态表列出状态表000110000111010010101101XQ1n Q0n输入输入现态现态次次 态态输出输出Q1n+1Q0n+1Z000001010011100101110111第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 设计方法设计方法 28nnQXQ01由状态表画出触发器次态和输出变量由状态表画出触发器次态和输出变量Z Z卡诺图。卡诺图。(3)触发器触发器状态方程、驱动方程状态方程、驱动方程和电路和电路输出方程输

33、出方程 由于选用由于选用JK触发器，为了便于与触发器特性方程进行对比，触发器，为了便于与触发器特性方程进行对比，Qin+1卡诺图化简时，表达式中应只有卡诺图化简时，表达式中应只有Qin的与项和的与项和Qin的与项。的与项。 Q1nQ0n X00 01 11 10001010 1 0 10 Z Q1nQ0n X00 01 11 10001110 0 1 01Q0n+1 Q1nQ0n X00 01 11 10001110 1 0 10Q1n+1 nnQQX011n0QnnnQXQQ001 nnQQX10 nnQQX101n1QnnnXQQQ110 J1=XQ0n K1=XQ0nJ0=XQ1n K0

34、=XQ1nnnnnnQQXXQQQ10001Z 第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.2 分析设计方法分析设计方法/ 设计方法设计方法 29(4) 画逻辑图画逻辑图nnQXQ01 nnQQX011n0QnnQQX10 nnQQX101n1QJ1=XQ0n K1=XQ0nJ0=XQ1n K0=XQ1nnnnnnQQXXQQQ10001Z 第十二章第十二章 时序逻辑电路时序逻辑电路 3012.3 计数器计数器 作用作用: 累计输入的脉冲个数。累计输入的脉冲个数。也可用于分频、定时、产生节拍也可用于分频、定时、产生节拍脉冲等。脉冲等。基本结构基本结构: 由触发器和门电路组合而成。由触发

35、器和门电路组合而成。分类分类: 按数值增减趋势（递增按数值增减趋势（递增/减减/可逆可逆）,计数进制（计数进制（二进制计二进制计数器数器/M/M进制计数器）进制计数器），时钟脉冲输入方式时钟脉冲输入方式 (同同/异步异步)等分等分类。类。基本要求：基本要求： 掌握各类计数器分析方法及集成计数器的应用。掌握各类计数器分析方法及集成计数器的应用。第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器 31一一 . 二进制计数器二进制计数器1.异步二进制计数器异步二进制计数器加法计数规律加法计数规律 计数之前输出全为计数之前输出全为0； 最低位触发器在每来一个最低位触发器在每来一个CP

36、翻转一翻转一次；次； 低位触发器由低位触发器由10时时,相邻高位触发相邻高位触发器状态发生变化。器状态发生变化。 总的律总的律:当本位触发器的输出状态下当本位触发器的输出状态下跳时跳时(1 0),相邻位触发器发生翻转。相邻位触发器发生翻转。CPQ2n Q1n Q0n000010012010301141005101611071118000逻辑电路逻辑电路第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 二进制计数器二进制计数器 32状 态 图状 态 图 注意注意: :考虑各触发器的传输延迟时间时，如图中虚线波形，对考虑各触发器的传输延迟时间时，如图中虚线波形，对n位的二进制

37、异步计数器来说，当位的二进制异步计数器来说，当n个触发器都翻转稳定需要个触发器都翻转稳定需要经历的最长时间经历的最长时间是是ntpd，因此计数脉冲的最小周期，因此计数脉冲的最小周期T=ntpd。 000000 001001 010010 011011 100 101 110 111100 101 110 111二 分 频二 分 频四 分 频四 分 频八 分 频八 分 频波形波形图图第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 二进制计数器二进制计数器 332同步二进制计数器同步二进制计数器 同步计数器的特点是，当时钟脉冲到来时，各触发器同同步计数器的特点是，当时钟脉冲

38、到来时，各触发器同时翻转。时翻转。 加法计数器的加法计数器的另一规律：另一规律：最低位最低位Q0每来一个钟脉冲翻转每来一个钟脉冲翻转一次，而其它位在所有低位为一次，而其它位在所有低位为1时，再来一个时钟脉冲翻时，再来一个时钟脉冲翻转一次。由此可推出由转一次。由此可推出由JKJK触发器组成计数器电路的驱动触发器组成计数器电路的驱动方程：方程： J0=K0=1 J1= K1= Q0n J2= K2= Q0nQ1n 逻辑电路逻辑电路第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 二进制计数器二进制计数器 34 考虑触发器的传输延迟时间考虑触发器的传输延迟时间tpd，如图中虚线

39、波形如图中虚线波形。由波形。由波形图可知，在同步计数器中，所有触发器的翻转都比计数脉图可知，在同步计数器中，所有触发器的翻转都比计数脉冲冲CP的作用时间滞后一个的作用时间滞后一个tpd，因此其工作速度一般要比异，因此其工作速度一般要比异步计数器高。步计数器高。 若构成若构成3位二进制同步减法计数器，位二进制同步减法计数器，驱动方程如何？驱动方程如何？ J0=K0=1 J1= K1= Q0n J2= K2= Q0nQ1n 波 形波 形 图图tpd第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 二进制计数器二进制计数器 353. 任意任意进制计数器进制计数器 由计数器的工作

40、原理可知，其状态图都存在主循环回路，内由计数器的工作原理可知，其状态图都存在主循环回路，内含的状态个数称为模。如果循环回路中有含的状态个数称为模。如果循环回路中有M个状态，这样的时个状态，这样的时序电路称为模序电路称为模M计数器，或称为计数器，或称为M进制计数器。例如上面讨论进制计数器。例如上面讨论的三位二进制计数器，有的三位二进制计数器，有8个状态循环，因而又可称为模个状态循环，因而又可称为模8计数计数器，或器，或8进制计数器。进制计数器。对于对于n位的二进制计数器，需要位的二进制计数器，需要n个触发器组成，共有个触发器组成，共有2n=M 个个计数状态。计数状态。对于非二进制计数器来说，当有

41、效状态数对于非二进制计数器来说，当有效状态数N和所用触发器的位和所用触发器的位数数n之间存在之间存在N16，且且256=1616，所以要用两片，所以要用两片74161组成。组成。 计数器输出计数器输出 2QD2QC2QB2QA1QD1QC1QB1QA第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 集成计数器集成计数器 42例例4：分析图示电路，指出是几进制计数器。：分析图示电路，指出是几进制计数器。 解：解：1 1）两个芯片都有置数功能，当芯片）两个芯片都有置数功能，当芯片(2)(2)产生进位信号时，产生进位信号时，芯片芯片(1)(1)置数为置数为00100010，芯片

42、，芯片(2)(2)置数为置数为0101 0101 ( (共共1个个CP) ) 。2）接着，）接着，芯片芯片(1)(1)从从00110011计数至计数至1111 1111 ( (共共13个个CP) ) ，并通过，并通过进位输出进位输出RCORCO向芯片向芯片(2)(2)发出发出1 1次计数信号。次计数信号。3 3）此后此后芯片芯片(1)(1)从从00000000计数至计数至1111 1111 ( (共共16个个CP) ) ，每当芯片，每当芯片(1)(1)计数至计数至11111111时，向芯片时，向芯片(2)(2)发出发出1 1次计数信号。次计数信号。4 4）芯片）芯片(2)(2)接受芯片接受芯片

43、(1)(1)的计数信号，从的计数信号，从01100110计数至计数至1111 1111 ( (共共10个个CP) ) ，当芯片，当芯片(2)(2)产生进位信号时，电路重复产生进位信号时，电路重复1-41-4过程。过程。电路为电路为174进进制计数器制计数器第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 集成计数器集成计数器 432. 74LS90计数器：二计数器：二五五十进制计数器十进制计数器功能表功能表 时钟时钟清零输入清零输入置置9输入输入输出输出CPACPBR0(1)R0(2)S9(1)S9(2)QDQBQCQA11000001100000011100101110

44、01CP0CP0CPQ0有有0有有0二进制计数，二进制计数，Q QA A输出输出五进制计数，五进制计数，Q QD DQ QC CQ QB B输出输出十进制计数，十进制计数，Q QD DQ QC CQ QB BQ QA A输出输出第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 集成计数器集成计数器 44工作方式：工作方式： (1) 异步清零异步清零 只要只要R0(1)= R0(2)=1，S9(1)S9(2)=0，输出，输出QDQCQBQA =0000，不，不受受CP控制。控制。(2) 异步置异步置9 只要只要S9(1)= S9(2) =1，R0(1)R0(2)=0，输出，

45、输出QDQCQBQA =1001，不受不受CP控制。控制。(3) 计数计数 在在S9(1)S9(2)=0和和R0(1)R0(2)=0同时满足的前提下，在同时满足的前提下，在CP负跳负跳沿作用下实现加计数。沿作用下实现加计数。 若在若在CPA端输入端输入CP，则输出，则输出QA实现二进制计数；实现二进制计数； 若在若在CPB端输入端输入CP，则输出，则输出QDQCQB实现异步五进制计数；实现异步五进制计数； 若在若在CPA端输入计数脉冲端输入计数脉冲CP，同时将，同时将CPB端与端与QA相接，则相接，则输出输出QDQCQBQA实现异步实现异步8421码十进制计数。码十进制计数。(4) 利用清零和

46、置利用清零和置9功能可以构成其他进制的计数器功能可以构成其他进制的计数器第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 集成计数器集成计数器 45例例4 用用74LS90组成六进制计数器。组成六进制计数器。 解：由于题意要求解：由于题意要求是六进制计数器，是六进制计数器，因而先将因而先将74LS90连连接成十计数器，再接成十计数器，再利用异步清零功能利用异步清零功能去掉去掉4个计数状态，个计数状态，即可实现六进制计即可实现六进制计数。数。10001000Q3Q2Q1Q0000100010010001001110111000000000101010101100110第十二

47、章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 集成计数器集成计数器 46例例5 用用74LS90组成六十进制计数器。组成六十进制计数器。 解：由于解：由于74LS90最大的最大的M=10，而实际要求，而实际要求N=60M，所，所以要用以要用2片片74LS90。一片接成十进制（个位），输出。一片接成十进制（个位），输出为为QDQCQBQA，另一片接成六进制（十位），输出为，另一片接成六进制（十位），输出为QCQBQA。第十二章第十二章 时序逻辑电路时序逻辑电路/ 12.3 计数器计数器/ 集成计数器集成计数器 47数字电子秒表计数、译码及显示电路数字电子秒表计数、译码及显示电

48、路 74LS9074LS9074487448第十二章第十二章 时序逻辑电路时序逻辑电路 4812.4 寄存器寄存器 功能功能: 存储数据和移位操作存储数据和移位操作 。基本结构基本结构: 由触发器和门电路组合而成，由触发器和门电路组合而成，n位二进制代位二进制代码的寄存器就需要用码的寄存器就需要用n个触发器组成。个触发器组成。 数据传输方式数据传输方式: 并行输入、串行输入、并行输出、串行输并行输入、串行输入、并行输出、串行输出。出。第十二章第十二章 时序逻辑电路时序逻辑电路/12.4 寄存器寄存器 49一一. 74LS175并入一并出寄存器并入一并出寄存器 RD是异步清零控制端。是异步清零控

49、制端。 1D4D是数据输入端，是数据输入端，在在CP正跳沿作正跳沿作用下，用下，1D4D端的数据被并行地存入端的数据被并行地存入寄存器。寄存器。输出数据输出数据从从lQ4Q并行地取出。并行地取出。 逻辑图逻辑图 清零清零 时钟时钟数据输入数据输入数据输出数据输出R RD DCPCP1D1D 2D2D 3D3D 4D4D 1Q1Q 2Q2Q 3Q3Q 4Q4Q0 0 0 00 00 00 01 1A AB BC CD DA AB BC CD D1 11 1 保持保持1 10 0 功能表功能表 第十二章第十二章 时序逻辑电路时序逻辑电路/12.4 寄存器寄存器 50逻辑图逻辑图串行输出二二. 4位

50、串入一串出位串入一串出寄存器寄存器 在时钟脉冲作用下，内部各触发在时钟脉冲作用下，内部各触发器的信息同步地向右器的信息同步地向右( (或向左）移或向左）移动。动。n n位输入数据在位输入数据在n n个时钟脉冲个时钟脉冲作用下，串行地移入作用下，串行地移入n n位寄存器中。位寄存器中。存入寄存器中的所有信息再伴随存入寄存器中的所有信息再伴随着着n n个时钟脉冲的作用，从最右边个时钟脉冲的作用，从最右边( (或最左边或最左边) )的触发器开始，串行的触发器开始，串行地全部移出。因而串行寄存器又地全部移出。因而串行寄存器又称为移位寄存器。称为移位寄存器。 状态表状态表 时钟数据输出端CPQ0 Q1

51、Q2 Q3000001D3 0 0 02D2 D3 0 03D1 D2 D3 04D0 D1 D2 D3 0D0D1D2D3 0 0 0 01 D0D1D2 D3 0 0 0 2 D0D1 D2 D3 0 03 D0 D1 D2 D3 040000 D0 D1 D2 D35000 0 D0 D1 D2D3600 0 0 D0 D1D2D370 0 0 0 D0 D1D2D38 0 0 0 0第十二章第十二章 时序逻辑电路时序逻辑电路/12.4 寄存器寄存器 51三三. 74194多功能寄存器多功能寄存器 序序号号清清零零R RD D输输 入入输输 出出控制信号控制信号串行输入串行输入时钟时钟C

52、PCP并行输入并行输入Q Q0 0Q Q1 1Q Q2 2Q Q3 3M M1 1M M0 0左移左移D DSLSL右移右移D DSRSRD D0 0D D1 1D D2 2D D3 31 10 0 0 00 00 00 02 21 11(0)1(0) Q Q0 0Q Q1 1Q Q2 2Q Q3 33 31 11 11 1D D0 0D D1 1D D2 2D D3 3D D0 0D D1 1D D2 2D D3 34 41 11 10 01 1 Q Q1 1Q Q2 2Q Q3 31 1 5 51 11 10 00 0 Q Q1 1Q Q2 2Q Q3 30 06 61 10 01 11

53、1 1 1Q Q0 0Q Q1 1Q Q2 27 71 10 01 10 0 0 0Q Q0 0Q Q1 1Q Q2 28 81 10 00 0 Q Q0 0Q Q1 1Q Q2 2Q Q3 31. 功能表功能表第十二章第十二章 时序逻辑电路时序逻辑电路/12.4 寄存器寄存器 521）异步清零）异步清零 只要只要RD =0，寄存器为清零状态，输出，寄存器为清零状态，输出Q0Q1Q2Q3 =0000，除，除此之外，此之外， RD 应为应为1。2）保持）保持 M1M0=00，寄存器为保持状态，输出，寄存器为保持状态，输出Q0Q1Q2Q3 不变。不变。3）右移）右移 M1M0=01，寄存器为右移状

54、态，输出，寄存器为右移状态，输出Q0Q1Q2Q3右移一位，右移一位，串行输入端（右移串行输入端（右移DSR）信号）信号Q0。4）左移）左移 M1M0=10，寄存器为左移状态，输出，寄存器为左移状态，输出Q0Q1Q2Q3左移一位，左移一位，串行输入端（左移串行输入端（左移DSL）信号）信号Q3。5）并入）并入 M1M0=11，寄存器为并入输入状态，寄存器为并入输入状态，并行输入信号并行输入信号D0D1D2D3 Q0Q1Q2Q3。第十二章第十二章 时序逻辑电路时序逻辑电路/12.4 寄存器寄存器/ 74194多功能寄存器多功能寄存器 532. 应用应用 将移位寄存器的首尾相连，将移位寄存器的首尾相

55、连，可构成循环移位寄存器。它可构成循环移位寄存器。它也可以作为计数器用，称为也可以作为计数器用，称为环形计数器。环形计数器。用用74194构成的构成的4位环形计数器位环形计数器 第十二章第十二章 时序逻辑电路时序逻辑电路 5412.5 可编程逻辑器件可编程逻辑器件可编程逻辑器件可编程逻辑器件PLD（Programmable Logic Device）是）是一种可以由用户定义和设置逻辑功能的器件。与前面各章介一种可以由用户定义和设置逻辑功能的器件。与前面各章介绍的中小规模标准集成器件相比，该类器件具有结构灵活、绍的中小规模标准集成器件相比，该类器件具有结构灵活、集成度高、处理速度快和可靠性高等特

56、点，因而在工业控制集成度高、处理速度快和可靠性高等特点，因而在工业控制和产品开发等方面得到了广泛的应用。和产品开发等方面得到了广泛的应用。逻辑电路的一般表示方法不适合于描述逻辑电路的一般表示方法不适合于描述PLD内部结构和内部结构和功能。描述功能。描述PLD内部结构和功能方法称为内部结构和功能方法称为PLD电路表示法电路表示法，它是逻辑电路的另一种表示法。它是逻辑电路的另一种表示法。PLD电路表示法在芯片内部配置和逻辑图之间建立了一电路表示法在芯片内部配置和逻辑图之间建立了一一对应的关系，并将逻辑图和真值表结合起来，构成了一种一对应的关系，并将逻辑图和真值表结合起来，构成了一种紧凑而易于识读的

57、表达形式。紧凑而易于识读的表达形式。 常用的常用的PLD有有可编程阵列逻辑器件（可编程阵列逻辑器件（PAL) 和和 可编程通可编程通用阵列逻辑器件用阵列逻辑器件(GAL)。第十二章第十二章 时序逻辑电路时序逻辑电路/12.5 可编程逻辑器件可编程逻辑器件 55一一. PLD电路表示法电路表示法 PLD电路一般由与门和电路一般由与门和或门阵列两种基本的门或门阵列两种基本的门阵列组成。阵列组成。1. 三种交叉点连接方式三种交叉点连接方式 (1)硬线连接硬线连接: 两条交叉两条交叉线固定接通连接，不可线固定接通连接，不可编程改变，交叉点处用编程改变，交叉点处用实点实点表示。表示。 (2)可编程接通连

58、接可编程接通连接: 两两条交叉线依靠用户编程条交叉线依靠用户编程实现接通连接，交叉点实现接通连接，交叉点处用符号处用符号表示。表示。 (3)断开断开:表示两条交叉表示两条交叉线没有连接，用交叉线线没有连接，用交叉线表示。表示。硬线硬线连接连接 可编程接可编程接通连接通连接 断开断开 第十二章第十二章 时序逻辑电路时序逻辑电路/12.5 可编程逻辑器件可编程逻辑器件/ PLD电路表示法电路表示法 562. 基本门电路的基本门电路的PLD表示法表示法 PLD表示法的图形符号表示法的图形符号 与门与门D与与门与与门E输出等效输出等效 即即D=E=0； 与门与门F没有接任何输入，没有接任何输入，其输出

59、为逻辑其输出为逻辑1(悬浮悬浮)； 与门与门G=B(a)输入缓冲器符号输入缓冲器符号 (b)与门符号与门符号 =ABCD(d)或门符号或门符号 =A+B+C+D PLD表示的与门阵列与门表示的与门阵列与门(c)输出缓冲器符号输出缓冲器符号 输输 入入输出输出C A0 高阻高阻1 011 10第十二章第十二章 时序逻辑电路时序逻辑电路/12.5 可编程逻辑器件可编程逻辑器件 572可编程阵列逻辑器件（可编程阵列逻辑器件（PAL) PAL 的基本结构是由的基本结构是由可编程的与阵列可编程的与阵列和和固定的或阵列固定的或阵列组成，一般采用熔丝编程技术实现与门阵列的编程。组成，一般采用熔丝编程技术实现

60、与门阵列的编程。 三输入、六个乘积项、三输出的三输入、六个乘积项、三输出的PAL编程前的内部结构图编程前的内部结构图 第十二章第十二章 时序逻辑电路时序逻辑电路/12.5 可编程逻辑器件可编程逻辑器件/ PAL 58例：实现逻辑函数例：实现逻辑函数: L0=B+ABC，L1=BC+AB，L2=BC 一般典型的逻辑函数包含一般典型的逻辑函数包含34个乘积项，在个乘积项，在PAL现现有产品中，乘积项最多可有产品中，乘积项最多可达达8个，个，对于大多数逻辑函对于大多数逻辑函数数，这种结构基本上，这种结构基本上能满能满足要求足要求。 不足之处：一方面，它采不足之处：一方面，它采用熔丝连接工艺，靠熔丝用熔丝连接