VHDL的ASIC实现_后端

1、电子设计自动化技术第十一章：第十一章：VHDLVHDL的的ASICASIC实现（实现（2 2）电子科技大学电子科技大学 微电子与固体电子学院微电子与固体电子学院王忆文王忆文 教授教授2本章重点本章重点 掌握全自动布局布线的掌握全自动布局布线的基本概念和方法基本概念和方法 布图规划（布图规划（floorplaning） 布局（布局（placement） 布线（布线（routing） 验证（验证（DRC和和LVS）3本章重点内容：本章重点内容：自动布局布线（自动布局布线（APR）4“盖楼盖楼”与与APR？规划设规划设计计打地基，打地基，建框架建框架水电气水电气建房间建房间检查验收检查验收布图规划布

2、图规划电源分布电源分布布局布局布线布线验证验证5ASIC后端设计的后端设计的EDA软件软件Cadence公司公司SE，为早期产品，简单易学，为早期产品，简单易学SoC Encounter，新产品，适合深亚微米设计，新产品，适合深亚微米设计Synopsys公司公司Astro，为早期产品，简单易学，为早期产品，简单易学ICC，新产品，适合深亚微米设计，新产品，适合深亚微米设计 6DC能做什么？能做什么？第一个域的转换第一个域的转换7Astro能做什么？能做什么？8什么形状的标准单元最好用什么形状的标准单元最好用？等高不等宽的单元最好等高不等宽的单元最好用用9标准单元库标准单元库预先设计好的逻辑单元

3、预先设计好的逻辑单元lOR, AND, XOR, DFF, etc包含包含Layout and Abstract viewslLayout (CEL) 包含制造所需包含制造所需要的掩模板的各层次数据要的掩模板的各层次数据lAbstract (FRAM)包含包含Astro布局布线所需要的最小数据布局布线所需要的最小数据l时间信息时间信息 单元延迟单元延迟 /管脚电容管脚电容等高不等宽，方便布局等高不等宽，方便布局10布局和布线的概念布局和布线的概念在布局阶段，所有标准单元的位置被自动选择在布局阶段，所有标准单元的位置被自动选择(Based upon routing and timing)在布线阶

4、段，所有管脚被自动连接在布线阶段，所有管脚被自动连接(Based upon timing)11布局的概念布局的概念标准单元被自动放进标准单元被自动放进 “placement rows”位于关键路径（位于关键路径（timing-critical path）的标准单元被尽量放置在一起，来减小相）的标准单元被尽量放置在一起，来减小相互间的延迟互间的延迟 (Timing Driven)Placement rows 可以是间隔的，也可以是背靠背可以是间隔的，也可以是背靠背12布线的概念布线的概念金属层之间的连线需要金属层之间的连线需要1个或更多的过孔个或更多的过孔（vias）金属层有固定的布线方向金属层

5、有固定的布线方向lMetal 1 (Blue) HorizontallMetal 2 (Yellow) VerticallMetal 3 (Red) Horizontal13布图规划布图规划14布图规划的目的布图规划的目的在芯片层次进行版图设计在芯片层次进行版图设计 定义版图的层次定义版图的层次 估算所需面积估算所需面积对一些主要宏模块（非标准单元）进行位对一些主要宏模块（非标准单元）进行位置摆放置摆放 输入输出管脚输入输出管脚 RAMs / ROMs/RAMs / ROMs/ 各种硬核各种硬核IPIP布图规划的方法布图规划的方法( (自动或手工自动或手工) )15布图规划要在布局布线之前进行

6、布图规划要在布局布线之前进行布图规划布图规划l放置大的放置大的Macro，定义面积，定义面积l放置放置I/O管脚管脚l建立电源网络建立电源网络使用率使用率l标准单元和标准单元和Macro所占的比例所占的比例l目标是目标是100%, 一般为一般为80-85%In-line or straggered16I/O放置和封装有关放置和封装有关Wire Bond要求要求:l无交叉无交叉l最小线宽最小线宽l最小角度最小角度l最大角度最大角度l最大线长最大线长17布图规划的原则布图规划的原则l可通过快速布局和布线，结合时序来检查布图规划的效果可通过快速布局和布线，结合时序来检查布图规划的效果18设计电源网络

7、设计电源网络从从I/O的电源管脚接受的电源管脚接受电源，并分配到全芯电源，并分配到全芯片片19布局布局20布局的依据布局的依据-时序时序Astro优化布局和布线，目的是优化布局和布线，目的是满足所以时序要求。满足所以时序要求。平衡设计要求平衡设计要求时序时序面积面积功耗功耗信号完整性信号完整性 21时间约束时间约束Astro需要时间约束文件需要时间约束文件l输入达到时间输入达到时间l输出达到时间输出达到时间l时钟周期时钟周期约束文件有约束文件有DC产生产生lSDC (Synopsys Design Constraints) format22单元和连线延迟单元和连线延迟Astro计算每一个单元和

8、连线上的延迟计算每一个单元和连线上的延迟为了准确计算延迟，为了准确计算延迟，Astro需要知道每一条连线上的电需要知道每一条连线上的电容和电阻容和电阻l使用连线的几何尺寸和使用连线的几何尺寸和LUT来估算来估算RC.23时间驱动（时间驱动（Timing-Driver）布局）布局把关键路径的单元尽量把关键路径的单元尽量放在一起，减少放在一起，减少RC24逻辑优化逻辑优化以上以后可以在布局的各个阶段进行以上以后可以在布局的各个阶段进行每种优化可以单独进行，也可同时进行每种优化可以单独进行，也可同时进行25时钟树综合（时钟树综合（CTS）26什么是时钟树综合什么是时钟树综合所有时钟被单一源驱动所有时

9、钟被单一源驱动由于连线很长，导致很大的延迟和转换时间由于连线很长，导致很大的延迟和转换时间时钟到达每个触发器的时间不一样时钟到达每个触发器的时间不一样-skew27时钟树拓扑结构时钟树拓扑结构H-Tree and X-Tree Topologies Solve Single Clock Pin Problem28CTS的效果的效果使用使用buffer建立了时钟树，增大了驱动能力，减少了建立了时钟树，增大了驱动能力，减少了skew插入延迟来达到时钟平衡插入延迟来达到时钟平衡29布线布线30Process of Routing Can Be Timing Driven布线的目的布线的目的 布线是布

10、线是APR中的基本步骤中的基本步骤 建立金属连接，符合制造要求建立金属连接，符合制造要求 形成单元间的物理连接形成单元间的物理连接 在布局和在布局和CTS器件的虚拟布线需要落实器件的虚拟布线需要落实 保证时序要求保证时序要求 转换时间和转换时间和skew等符合虚拟布线的估算等符合虚拟布线的估算31时间驱动（时间驱动（Timing Driven）布线）布线关键路径的布线优先进行关键路径的布线优先进行建立更短、更快的连接建立更短、更快的连接32验证验证33验证的目的和作用验证的目的和作用Verification34形式验证（形式验证（Formal Verification） 在时序优化和时钟树综合

11、的时候，新的标准单元被在时序优化和时钟树综合的时候，新的标准单元被加进来，还有的标准单元被替换。加进来，还有的标准单元被替换。 Astro产生的最终网表（产生的最终网表（Post-Layout Netlist）需）需要和初始的门级网表要和初始的门级网表(Pre-Layout Netlist)进行比进行比对对 形式验证（形式验证（Formal verification）保证了设计在不）保证了设计在不同阶段的同阶段的功能一致性功能一致性（ functional equivalency ） 保证在后端设计中，用户想要的功能保持不变。保证在后端设计中，用户想要的功能保持不变。Formality is

12、the Sign-Off Tool for Formal Verification35时间验证时间验证 Star-RCXT performs the layout parasitic extraction of the resistances and capacitances of all routes in the design Results in a format such as SPEF (Standard Parasitic Extended Format) SPEF is an smaller, extended format of Standard Parasitic Forma

13、t (SPF), which enables the transfer of design specific resistances and capacitances from physical design to timing analysis and simulation tools Primetime performs static timing analysis Detects timing violations by combining SPEF from Star-RCXT and netlist from Astro and checks against the design t

14、iming constraints (clock frequencies) Star-RCXT and Primetime are the Sign-Off Tools for Timing Verification36物理验证物理验证 Checks the design for fabrication feasibility and physical defects that could result in the design to not function properly 3 checks (DRC, ERC, and LVS) Design Rule Checks (DRC) Ver

15、ifies that design does not violate any fabrication rules associated with the target process technology (metal width/space, antenna ratio, etc) Electrical Rules Checks (ERC) Verifies that there are no short or open circuits with power and ground as well as resistors/capacitors/transistors with floati

16、ng nodes (part of LVS) Layout Versus Schematic (LVS) Final physical design matches the logical (schematic) version in terms of correct connectivity and number of electrical devices Hercules is the Sign-Off Tool for Physical Verification37制造制造Physical Design process is complete upon successful completion of timing, functional, and physical verificationThe design can be “Taped-Out” and GDSII created for the manufacturerlGDSII (Graphic Design System II) is a binary format containing the physical geometry information of the design.lThe shapes