EDA 第2章 FPGA CPLD结构原理

1、EDA技术实用教程技术实用教程第第2 2章章 FPGA/CPLD结构原理结构原理 2.1 概概 述述 基本门基本门 组合电路组合电路 时序电路时序电路 输入缓冲电路与阵列或阵列输出缓冲电路输入输出图图3-1 基本基本PLD器件的原理结构图器件的原理结构图 2.1 概概 述述 2.1.1 可编程逻辑器件的发展历程可编程逻辑器件的发展历程 PROM (Programmable Read Only Memory)PLA (Programmable Logic Array)PAL (Programmable Array Logic)GAL (Generic Array Logic)EPLDCPLDFP

2、GA2.1 概概 述述 2.1.2 可编程逻辑器件的分类可编程逻辑器件的分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 图图3-2 PLD按集成度分类按集成度分类 2.2 简单简单PLD结构原理结构原理 2.2.1 逻辑元件符号表示逻辑元件符号表示 2.2 简单简单PLD结构原理结构原理 2.2.1 逻辑元件符号表示逻辑元件符号表示 2.2 简单简单PLD结构原理结构原理 2.2.2 PROM结构原理结构原理 2.2 简单简单PLD结构原理结构原理 2.2.2 PROM结构原理结构原理 9/892.2简单简单可编程逻辑器件原理可

3、编程逻辑器件原理 2.2.2 PROM PROM表达的表达的PLD阵列图阵列图 与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F主要特点：主要特点：与阵列固定，或阵列可编程；与阵列固定，或阵列可编程；与阵列是全译码器与阵列是全译码器，产生了全部最小，产生了全部最小项，有项，有n个输入则有个输入则有2n个乘积项；个乘积项；出厂时或阵列的交叉处有熔丝连接，出厂时或阵列的交叉处有熔丝连接，当编程此处为当编程此处为0时，通过大电流将熔时，通过大电流将熔丝烧断。丝烧断。10/892.2 简单简单可编程逻辑器件原理可编程逻辑器件原理 2.2.2 PROM 用用PROM完成半加器逻辑阵列完成半

4、加器逻辑阵列 与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F半加器的逻辑函数：半加器的逻辑函数：和：和：F0 = A1A0 + A1A0进位：进位：F1 = A1A0 11/892.2简单简单可编程逻辑器件原理可编程逻辑器件原理 2.2.3 PLA PLA逻辑阵列示意图逻辑阵列示意图 与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F 与阵列与阵列不是不是全译码，全译码，n个输入时，个输入时，乘积项小于乘积项小于2n，减小了芯片规模。，减小了芯片规模。 与阵列和或阵列都可编程与阵列和或阵列都可编程，提高了，提高了利用率，增加了灵活性；利用率，增加了灵活性； 主要特

5、点：主要特点：20世纪世纪70年代中期出现。年代中期出现。12/892.2简单简单可编程逻辑器件原理可编程逻辑器件原理 2.2.3 PLA PLA与与 PROM的比较的比较 6个乘积项个乘积项23个乘积项个乘积项13/89u PLA不需要包含输入变量每个可能的最小项，仅不需要包含输入变量每个可能的最小项，仅仅需包含的是在逻辑功能中实际要求的那些最小项。仅需包含的是在逻辑功能中实际要求的那些最小项。从而缓解规模的增加。从而缓解规模的增加。u 虽然虽然PLA利用率较高，但其利用率较高，但其软件算法比较复杂软件算法比较复杂，多输入变量和多输出的逻辑函数，处理上更困难。多输入变量和多输出的逻辑函数，处

6、理上更困难。2.2简单简单可编程逻辑器件原理可编程逻辑器件原理 14/892.2简单简单可编程逻辑器件原理可编程逻辑器件原理 2.2.4 PALPAL的常用表示的常用表示 PAL结构结构0A1A1F0F0A1A1F0F 与阵列可编程，或阵列与阵列可编程，或阵列固定固定的的PAL避免了避免了PLA的的问题，运行速度有所提高。问题，运行速度有所提高。 从从PAL的结构可知，各的结构可知，各个逻辑函数输出化简，不个逻辑函数输出化简，不必考虑公共的乘积项。必考虑公共的乘积项。 送到或门的乘积项数目送到或门的乘积项数目是固定的，从而简化设计是固定的，从而简化设计算法，使单个输出的乘积算法，使单个输出的乘

7、积项为有限。项为有限。20世纪世纪70年代后期，美国年代后期，美国MMI公司推出。公司推出。15/89PAL16V8的部分结构图的部分结构图 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831可编程结构能解决组合逻辑的可编程问题。时序电路是由组合电路及存储可编程结构能解决组合逻辑的

8、可编程问题。时序电路是由组合电路及存储单元（锁存器、触发器、单元（锁存器、触发器、RAM）构成。）构成。PAL加上输出寄存器，可实现时序电路的可编程加上输出寄存器，可实现时序电路的可编程16/89PAL16V8的部分结构图的部分结构图 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 28

9、31可编程结构能解决组合逻辑的可编程问题。时序电路是由组合电路及存储可编程结构能解决组合逻辑的可编程问题。时序电路是由组合电路及存储单元（锁存器、触发器、单元（锁存器、触发器、RAM）构成。）构成。PAL加上输出寄存器，可实现时序电路的可编程加上输出寄存器，可实现时序电路的可编程17/892.2.5 GAL 首次在首次在PLD上采用上采用EEPROM工艺。工艺。沿用沿用与阵列可编程、或阵列固定与阵列可编程、或阵列固定的结构。的结构。对对I/O结构进行了较大的改进，输出部分结构进行了较大的改进，输出部分增加了输出逻辑宏单元增加了输出逻辑宏单元（OLMC）。）。OLMC单元设有多种组态单元设有多种

10、组态，可配置称成，可配置称成专用组合输出专用组合输出、专用输入专用输入、组合输出双向组合输出双向口口、寄存器输出寄存器输出、寄存器输出双向口寄存器输出双向口等。等。1985年，年，Lattice在在PAL的基础上设计出的基础上设计出GAL器件（通用阵列逻辑器件）。器件（通用阵列逻辑器件）。主要特点：主要特点：2.2简单简单可编程逻辑器件原理可编程逻辑器件原理 18/89207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLM

11、C11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE GAL结构结构2.2.5 GAL 时钟信号输入时钟信号输入逻辑宏单元逻辑宏单元输入输出口输入输出口固定或阵列固定或阵列可编程与阵列可编程与阵列三态控制三态控制输入输入 OLMC输出逻辑宏单元输出逻辑宏单元 GAL有有4个个多路选择器多路选择器，通过不，通过不同的选择方式可以产生同的选择方式可以产生多种输出多种输出结构结构，分别属于三种模式。，分别属于三种模式。 一旦确定了某种模式，所有的一旦确定了某种模式，所有的OLMC都将工作在同一种模式下。都将工作在同一种模式

12、下。19/89（1）寄存器模式：）寄存器模式：寄存器输出结构（寄存器输出结构（异或门输出经异或门输出经D触发触发器至三态门，触发器的时钟端器至三态门，触发器的时钟端CLK连公连公共共CLK引脚，三态门的使能端引脚，三态门的使能端OE连公连公共共OE引脚引脚）1. 寄存器模式组合输出双向口结构（寄存器模式组合输出双向口结构（输出输出三态门受控，输出反馈至本单元，组合三态门受控，输出反馈至本单元，组合输出无触发器输出无触发器）寄存器输出结构寄存器输出结构寄存器模式组合输出双向口结构寄存器模式组合输出双向口结构20/89（2）复合模式）复合模式组合输出双向口结构组合输出双向口结构组合输出结构组合输出

13、结构组合输出双向结构组合输出双向结构 复合型组合输出结构复合型组合输出结构 21/89（3）简单模式）简单模式反馈输入结构反馈输入结构输出反馈结构输出反馈结构输出结构输出结构反馈输入结构反馈输入结构 输出反馈结构输出反馈结构 简单模式输出结构简单模式输出结构 22/89简单简单PLD器件在实用中已经被淘汰，主要因为：器件在实用中已经被淘汰，主要因为：阵列规模较小，资源不够用于数字系统。阵列规模较小，资源不够用于数字系统。片内寄存器资源不足，且寄存器的结构限制较多，难以构成丰富的时序电路。片内寄存器资源不足，且寄存器的结构限制较多，难以构成丰富的时序电路。I/O不够灵活，限制了片内资源的利用率。

14、不够灵活，限制了片内资源的利用率。编程不便，需用专用的编程工具。编程不便，需用专用的编程工具。取而代之的是取而代之的是CPLD/FPGA，（例：，（例：Altera的的EPM7128S、Xilinx的的XC95108）。）。 2.3 CPLD的结构及其工作原理的结构及其工作原理 24/892.3 CPLD的结构与工作原理的结构与工作原理 2.3.1 基于乘积项的基于乘积项的CPLD结构结构MAX3000A的结构：的结构： 宏单元（宏单元（Macrocell）,它是它是CPLD的基本结构，可实现基本的逻辑功能，多的基本结构，可实现基本的逻辑功能，多个宏单元可以组成逻辑阵列块（个宏单元可以组成逻辑

15、阵列块（LAB）; 可编程连线可编程连线(PIA)，连接所有的宏单元，负责信号的传递；，连接所有的宏单元，负责信号的传递； I/O控制块控制块(I/O Control Block)，控制输入、输出的电气特性，比如控制输入、输出的电气特性，比如OC输出、输出、三态输出等；三态输出等； 系统控制信号系统控制信号，如全局时钟、清零控制、输出使能等。，如全局时钟、清零控制、输出使能等。25/891 、逻辑阵列块逻辑阵列块(LAB) 1个个LAB由由16个个宏宏单元单元的阵列组成。的阵列组成。多个多个LAB组成组成阵列阵列多个多个LAB通过可编通过可编程连线阵程连线阵PIA和全局和全局总线链接在一起。总

16、线链接在一起。26/89单个单个宏单元宏单元的结构包括：的结构包括：可编程的与阵列可编程的与阵列和固定的或阵列（和固定的或阵列（乘积项选择矩阵乘积项选择矩阵），），可编可编程寄存器程寄存器。含。含共享扩展乘积项共享扩展乘积项和和高速并行扩展乘积项高速并行扩展乘积项。2 、宏单元（、宏单元（Macrocell） 27/89MAX3000A系列中的宏单元系列中的宏单元 三种时钟输入模式三种时钟输入模式 全局时钟信号全局时钟信号 全局时钟信号由高电平有效的时钟信号使能全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟用乘积项实现一个阵列时钟 可编程逻辑阵列实现组合逻辑，可编程逻辑阵列实

17、现组合逻辑，可实现逻辑函数及宏单元寄存可实现逻辑函数及宏单元寄存器的辅助输入，也可以被单独器的辅助输入，也可以被单独地配置为时序逻辑和组合逻辑地配置为时序逻辑和组合逻辑工作方式。工作方式。A 可编程逻辑阵列、乘积项选择矩阵与可编程寄存器可编程逻辑阵列、乘积项选择矩阵与可编程寄存器28/89共享扩展乘积项结构共享扩展乘积项结构 B 扩展乘积项扩展乘积项 复杂的逻辑函数需要附加乘积项，可利用其他宏单元以提供逻辑资源，称为扩展复杂的逻辑函数需要附加乘积项，可利用其他宏单元以提供逻辑资源，称为扩展（乘积）项。（乘积）项。共享扩展项共享扩展项由每个宏单元提供一个单独由每个宏单元提供一个单独的乘积项，通过

18、一个非门取的乘积项，通过一个非门取反后反馈到逻辑阵列中，可反后反馈到逻辑阵列中，可被被LAB内任何一个或全部宏内任何一个或全部宏单元使用和共享。单元使用和共享。29/89并联扩展项馈送方式并联扩展项馈送方式 并联扩展项并联扩展项宏单元中一些没有被使宏单元中一些没有被使用的乘积项，被分配到邻用的乘积项，被分配到邻近的宏单元。近的宏单元。允许最多允许最多20个乘积项直个乘积项直接送到宏单元的或逻辑。接送到宏单元的或逻辑。30/893、可编程连线阵列可编程连线阵列(PIA) PIA信号布线到信号布线到LAB的方式的方式 不同的不同的LAB通过在可编程连线阵列通过在可编程连线阵列PIA上布线，以上布线

19、，以相互连接构成所需逻辑。相互连接构成所需逻辑。 31/894、I/O控制块控制块 器件的器件的I/O控制块控制块 I/O控制块允许每个控制块允许每个IO引脚单独被配置引脚单独被配置为输入、输出和双向工作模式。为输入、输出和双向工作模式。所有所有IO引脚都有一个三态缓冲器，控引脚都有一个三态缓冲器，控制信号来自多路选择器，可以选择用信制信号来自多路选择器，可以选择用信号、号、GND和和VCC控制。控制。32/895 、系统控制信号、系统控制信号 INPUT/GLCK1:全局时钟；全局时钟；INPUT/GCLRn:系统清零；系统清零；INPUT/OE1、 INPUT/OE2 :输出使能；输出使能

20、； 33/892.4 FPGA的结构与工作原理的结构与工作原理 2.4.1 查找表逻辑结构查找表逻辑结构 FPGA查找表单元查找表单元 查找表LUT输入1输入2输入3输入4输出主要特点：主要特点： 大部分大部分FPGA采用基于采用基于SRAM的查找表结构，的查找表结构，用用SRAM来构成逻来构成逻辑函数发生器辑函数发生器。 一个一个N输入的输入的LUT可以实现可以实现N个输入变量的任何逻辑。个输入变量的任何逻辑。 一个一个N输入的输入的LUT，需要，需要SRAM存储存储N个输入构成的真值表，需个输入构成的真值表，需要要2的的N次幂个位的次幂个位的SRAM单元。单元。 由由Xilinx公司发明，

21、基公司发明，基于查表结构（于查表结构（LUT)0000010100000101输入 A 输入 B 输入C 输入D 查 找 表输出16x1RAM查找表原理查找表原理多路选择器0011100000010000000低位低位2.4.2 Cyclone III系列器件的结构与系列器件的结构与原理原理 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 用于在同一LAB的LE间传输2.4.2 Cyclone III系列器件的结构与

22、原理系列器件的结构与原理 2.4 FPGA的结构及其工作原理的结构及其工作原理 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 2.4 FPGA的结构及其工作原理的结构及其工作原理 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 2.4 FPGA的结构及其工作原理的结构及其工作原理 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 2.4 FPGA的结构及其工作原理的结构及其工作原理 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 低电压差分信号44/89FPGA与CPLD的区别 FP

23、GA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。45/89FPGA与CPLD的区别 FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。 FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯

24、片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。 46/89FPGA与CPLD的区别FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。4

25、7/89CPLD 与与FPGA的选择的选择CPLD适合于设计译码等复杂组合逻辑，适合于设计译码等复杂组合逻辑，上电即可以工作上电即可以工作; FPGA中的触发器很多，适合于复杂时中的触发器很多，适合于复杂时序逻辑电路，但上电时需要专用配置序逻辑电路，但上电时需要专用配置芯片进行配置。芯片进行配置。48/89CPLD与FPGA的区别2.6 PLD产品概述产品概述 2.6.1 Lattice公司的公司的PLD器件器件 1. ispLSI系列器件系列器件 2. MACHXO系列系列 3. MACH4000系列系列 4. LatticeSC FPGA系列系列 5. LatticeECP3 FPGA系列系列 2.6 PLD产品概述产品概述 2.6.2 Xilinx公司的公司的PLD器件器件 1. Virtex-6系列系列FPGA 2. Spartan-6器件系列器件系列