数字电子技术第三章20131121)

1、3. 5 用用 MSI 实现组合逻辑函数实现组合逻辑函数3. 5. 1 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数一、基本原理和步骤一、基本原理和步骤1. 原理：原理：选择器输出为标准与或式，含地址变量的选择器输出为标准与或式，含地址变量的全部最小项。例如全部最小项。例如 而任何组合逻辑函数都可以表示成为最小项之和而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。的形式，故可用数据选择器实现。013012011010AADAADAADAADY 01270120AAADAAADY 4 选选 18 选选 12. 步骤步骤(1) 根据根据 n = k - 1 确定

2、数据选择器的规模和型号确定数据选择器的规模和型号(n 选择器选择器地址码地址码，k 函数的函数的变量个数变量个数)(2) 写出函数的写出函数的标准与或式标准与或式和选择器和选择器输出信号表达式输出信号表达式(3) 对照比较确定选择器各个输入变量的表达式对照比较确定选择器各个输入变量的表达式 (4) 根据采用的根据采用的数据选择器数据选择器和和求出的表达式求出的表达式画出连画出连线图线图二、应用举例二、应用举例 例例 3.5.1 用数据选择器实现函数用数据选择器实现函数 解解 (2) 标准与或式标准与或式ABCCABCBABCAF ACBCABF (1) n = k - -1 = 3 - -1

3、= 2 可用可用 4 选选 1 数据选择器数据选择器 74LS153数据选择器数据选择器013012011010AADAADAADAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系令令 A1 = A, A0 = B10ABCBACBABAF则则 D0 = 0 D1 =D2 = C D3 = 1方法一：公式法方法一：公式法ABDBADBADBADY3210 FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 画连线图画连线图(4) 画连线图画连线图(与方法一相同与方法一相同)方法二：图形法方法二：图形法按按 A、B 顺序写出函数的标准与或式顺序写出

4、函数的标准与或式ABCCABCBABCAF 含变量含变量 C 的的 F 的卡诺图的卡诺图含变量含变量 Di 的的 Y 的卡诺图的卡诺图AB0101A1A001010CC1D0D1D2D3令令 A1 = A, A0 = B则则 D0 = 0 D1 =D2 = C D3 = 13. 5. 2 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数一、基本原理与步骤一、基本原理与步骤1. 基本原理：基本原理：二进制译码器又叫变量译码器或最小项二进制译码器又叫变量译码器或最小项译码器译码器,它的它的输出端提供了其输入变量的输出端提供了其输入变量的全部最小项全部最小项。0127AAAY 0120A

5、AAY 0121AAAY 0, 1321 SSS0m 1m 7m 任何一个函数都可以任何一个函数都可以写成最小项之和的形式写成最小项之和的形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 2. 基本步骤基本步骤(1) 选择集成二进制译码器选择集成二进制译码器(2) 写函数的标准与非写函数的标准与非-与非式与非式(3) 确认变量和输入关系确认变量和输入关系例例 3.5.5用集成译码器实现函数用集成译码器实现函数ACBCABZ 3(1) 三个输入变量，三个输

6、入变量，选选 3 线线 8 线译码器线译码器 74LS138(2) 函数的标准与非函数的标准与非-与非式与非式CBABCACABABCZ 37653mmmm 7653mmmm (4) 画连线图画连线图 解解 (4) 画连线图画连线图(3) 确认变量和输入关系确认变量和输入关系CABAAA 012 令令76533YYYYZ CBABCACABABCZ 37653mmmm 则则74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA &Z3ABC1在输出端需增加一个与非门在输出端需增加一个与非门3.6 只读存储器只读存储器（ROM）分类分类掩模

7、掩模 ROM可编程可编程 ROM（PROM Programmable ROM）可擦除可编程可擦除可编程 ROM（EPROM Erasable PROM）说明说明: :掩模掩模 ROMPROM生产过程中在掩模板控制下写入，内容固定，生产过程中在掩模板控制下写入，内容固定，不能更改不能更改内容可由用户编好后写入，一经写入不能更改内容可由用户编好后写入，一经写入不能更改紫外光擦除（约二十分钟）紫外光擦除（约二十分钟）EPROM 存储数据可以更改，但改写麻烦，工作时只读存储数据可以更改，但改写麻烦，工作时只读EEPROM 或或 E2PROM电擦除（几十毫秒）电擦除（几十毫秒）3.6.1 ROM 的结构

8、和工作原理的结构和工作原理1. 基本结构基本结构一、一、ROM 的结构示意图的结构示意图地址输入地址输入数据输出数据输出01 AAn- - n 位地址位地址01 DDb- - b b 位数据位数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12nb ROM最最高高位位最最低低位位2. 内部结构示意图内部结构示意图存储单元存储单元数据输出数据输出字字线线位线位线地址译码器地址译码器ROM 存储容量存储容量 = 字线数字线数 位线数位线数 = 2n b（位）（位）地地址址输输入入0单元单元1单元单元i 单元单元2n-1单元单元D0D1Db-1A0A1An-1W0W1WiW2n-1

9、3. 逻辑结构示意图逻辑结构示意图(1) 中大规模集成电路中门电路的简化画法中大规模集成电路中门电路的简化画法连上且为硬连接，不能通过编程改变连上且为硬连接，不能通过编程改变编程连接，可以通过编程将其断开编程连接，可以通过编程将其断开断开断开DBAY A BDCABDY&CBAY ABCY1与门与门或门或门 AY=AY=AAZ=AY=AAYA1A1YA1YZ缓冲器缓冲器同相输出同相输出反相输出反相输出互补输出互补输出(2) 逻辑结构示意图逻辑结构示意图m0A0A1An-1m1mim2n-1译译码码器器Z0(D0) 或门或门Z1(D1) 或门或门Zb-1(Db-1) 或门或门2n个与门构

10、成个与门构成 n 位位二进制译码器二进制译码器 , 输输出出2n 个最小项。个最小项。01210DmmmZni - -1101DmmmZi .112101b-ib-DmmmmZn - -n个个输输入入变变量量b 个输出函数个输出函数或门阵列或门阵列与门阵列与门阵列W0(m0)W2(m2)D 0=W0+ +W2=m0+ +m2二、二、ROM 的基本工作原理的基本工作原理1. 电路组成电路组成二极管或门二极管或门二极管与门二极管与门W0(m0)+VCC1A0A1A111A01VccEND3END2END1END0D3 D2 D1 D0 W0(m0)W1(m1)W2(m2)W3(m3)与与门门阵阵列

11、列( (译码器译码器) )或或门门阵阵列列( (编码器编码器) )位位线线字线字线输出输出缓冲缓冲EN2. 工作原理工作原理输出信号的逻辑表达式输出信号的逻辑表达式0100AAmW 0111AAmW 0122AAmW 0133AAmW 0010120200 AAAAAmmWWD 013211 AAWWWD 103202AAWWWD 0313AWWD 1A111A01VccEND3END2END1END0D3 D2 D1 D0 W0(m0)W1(m1)W2(m2)W3(m3)与与门门阵阵列列( (译码器译码器) )或或门门阵阵列列( (编码器编码器) )位位线线输出输出缓冲缓冲EN字线字线字线：

12、字线：位线：位线：输出信号的真值表输出信号的真值表0 00 11 01 10 1 0 1A1 A0D3 D2 D1 D01 0 1 00 1 1 11 1 1 03. 功能说明功能说明(1) 存储器存储器(2) 函数发生器函数发生器地址地址存储存储数据数据输入变量输入变量01 AA输出函数输出函数0123 DDDD(3) 译码编码译码编码字线字线编码编码0W0 1 0 11 0 1 00 1 1 11 1 1 0A1 A00 00 11 01 1输入输入变量变量输出输出函数函数1W2W3W一、一、ROM 容量容量1. 存储容量存储容量存储器存储数据的能力。存储器存储数据的能力。存储容量存储容量

13、 = = 存储单元存储单元 位数位数 = = 字数字数 位数位数字字 word位位 bit1k 1 : 1024 个字个字 每个字每个字 1 位位 存储容量存储容量 1 k1k 4 : 1024 个字个字 每个字每个字 4 位位 存储容量存储容量 4 k256 8 : 256 个字个字 每个字每个字 8 位位 存储容量存储容量 2 k64 k 16: 64 k 个字个字 每个字每个字 16 位位 存储容量存储容量 1024（1M） 2. 存储容量与地址位数的关系存储容量与地址位数的关系存储容量存储容量 256 48 位地址位地址256 = 284 位数据输出位数据输出存储容量存储容量 8k 8

14、8k=8 210 =21313 位地址位地址8 位数据输出位数据输出3.6.2 ROM 应用举例及容量扩展应用举例及容量扩展3. 常用常用 EPROM2764 ：27128 ：A0 A128k 8 (64k)13 位地址输入：位地址输入：8 位数据输出：位数据输出： O0 O7输出使能端输出使能端OE1 输出呈高阻输出呈高阻0 使能使能片选端片选端CSROM 工作工作（ 任意）任意）ROM 不工作输出呈高阻不工作输出呈高阻OE16k 8 (128k) 16k = 16 210 = 21427256 ：32k 8 (256k) 32k = 32 210 = 2152764VPPPGMA0A1A2

15、A3A4A5A6A7A8A9A10A11A12CSOEO0O1O2O3O4O5O6O7VCCVIH(PGM)CSOE地地址址输输出出01其他常用的其他常用的 EPROM 3.7 组合电路中的竞争冒险组合电路中的竞争冒险3.7.1 竞争冒险的概念及其产生原因竞争冒险的概念及其产生原因一、竞争冒险的概念一、竞争冒险的概念 在组合逻辑电路中，当输入信号改变状态时，输出端可能在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号出现虚假信号 过渡干扰脉冲过渡干扰脉冲的现象，叫做竞争冒险。的现象，叫做竞争冒险。二、产生竞争冒险的原因二、产生竞争冒险的原因1. 原因分析原因分析&ABY01

16、10ABY 信号信号 A、B 不可能突变，需要经不可能突变，需要经历一段极短的过渡时间。而门电路历一段极短的过渡时间。而门电路的传输时间也各不相同，故当的传输时间也各不相同，故当A、B同时改变状态时可能在输出端产同时改变状态时可能在输出端产生虚假信号。生虚假信号。 电路中存在竞争与冒险，不一定产生干扰，故称为冒险。电路中存在竞争与冒险，不一定产生干扰，故称为冒险。2. 电路举例电路举例&Y3&Y1&Y2&Y0A1B1A 2 位二进制译码器位二进制译码器B)(AB)(BA)( BA)(BA 假设信号假设信号 A 的变化规律如的变化规律如表中所示表中所示A B0 0

17、0 11 01 1BA BAAB1 11 00 10 010000001产生干扰脉冲的时间：产生干扰脉冲的时间：10 01 ：、BA01 10 ：、BA3.7.2 消除竞争冒险的方法消除竞争冒险的方法一、引入封锁脉冲一、引入封锁脉冲&Y3&Y1&Y2&Y0A1B1ABABABP1存在的问题：存在的问题：对封锁脉冲的宽度和产生时间有严格的要求。对封锁脉冲的宽度和产生时间有严格的要求。P1t &Y3&Y1&Y2&Y0A1B1ABABAB二、引入选通脉冲二、引入选通脉冲P2P2存在的问题：存在的问题：对选通脉冲的宽度和产生时间也有严格的

18、要求。对选通脉冲的宽度和产生时间也有严格的要求。t &Y3&Y1&Y2&Y0A1B1ABABAB存在的问题：存在的问题：三、接入滤波电容三、接入滤波电容CfCf导致输出波形的边沿变坏。导致输出波形的边沿变坏。四、修改逻辑设计增加冗余项四、修改逻辑设计增加冗余项3.7.2 消除竞争冒险的方法消除竞争冒险的方法&ABCAG1G2G4G3Y&G5ABC010001 11 1011100100CAABY 例如：例如：BCCAABY CAABBC由于修改设计方案得当，收到了较好的效果。由于修改设计方案得当，收到了较好的效果。 组合逻辑电路是由各种门电路组成

19、的组合逻辑电路是由各种门电路组成的没有记忆功没有记忆功能能的电路。它的特点是任一时刻的输出信号只取决于的电路。它的特点是任一时刻的输出信号只取决于该时刻的输入信号，而与电路原来所处的状态无关。该时刻的输入信号，而与电路原来所处的状态无关。逻辑图逻辑图逻辑表达式逻辑表达式化简化简真值表真值表说明功能说明功能逻辑抽象逻辑抽象列真值表列真值表写表达式写表达式化简或变换化简或变换画逻辑图画逻辑图 练习练习 写出图中所示电路的逻辑表达式，说明其功能写出图中所示电路的逻辑表达式，说明其功能ABY1111 解解 1. 逐级写出输出逻辑表达式逐级写出输出逻辑表达式BA BAA BAB BABBAAY 2. 化

20、简化简)(BABBAAY BAAB 3. 列真值表列真值表BA Y0 00 11 01 110014. 功能功能 输入信号相同时输入信号相同时输出为输出为1，否则为，否则为0 同或同或。1. 加法器：加法器：实现两组多位二进制数相加的电路。实现两组多位二进制数相加的电路。根据进位方式不同，可分为串行进位加法根据进位方式不同，可分为串行进位加法器和超前进位加法器。器和超前进位加法器。2. 数值比较器：数值比较器： 比较两组多位二进制数大小的电路。比较两组多位二进制数大小的电路。3. 编码器：编码器：将输入的电平信号编成二进制代码的电路。将输入的电平信号编成二进制代码的电路。主要包括二进制编码器、

21、二主要包括二进制编码器、二 十进制编码十进制编码器和优先编码器等。器和优先编码器等。4. 译码器：译码器：将输入的二进制代码译成相应的电平信号。将输入的二进制代码译成相应的电平信号。主要包括二进制译码器、二主要包括二进制译码器、二 十进制译码十进制译码器和显示译码器等。器和显示译码器等。5. 数据选择器：数据选择器：在地址码的控制下，在同一时间内从在地址码的控制下，在同一时间内从多路输入信号中选择相应的一路信号多路输入信号中选择相应的一路信号输出的电路。常用于数据传输中的并输出的电路。常用于数据传输中的并-串转换。串转换。6. 数据分配器：数据分配器：在地址码的控制下，将一路输入信号在地址码的控制下，将一路输入信号传送到多个输出端的任何一个输出端传送到多个输出端的任何一个输出端的电路。常用于数据传输中的串的电路。常用于数据传输中的串-并转并转换。换。1. 数据选择器：数据选择器：为多输入单输出的组合逻辑电路，为多输入单输出的