基于FPGA的数字系统设计_1

1、1 基于基于FPGAFPGA的数字系统的数字系统 设计设计 电子工程学院 窦 衡 联系地点：清水河科研楼 B425、沙河逸夫楼405 电话： 83207082 E-mail: 2教材：英文版美Michael D.Ciletti 著3教材：中文版美Michael D.Ciletti 著张雅绮、李锵 等译4读者对象：读者对象： 适用于学习中、高级数字设计课程的学生教材的特点：教材的特点：（1）重点讨论现代数字电路系统的设计方法。（2）讨论基于Verilog 2001和2005，且可综合的RTL描 述和算法建模的设计风格。（3）讨论了可综合和不可综合循环的区别。（4）讲述了如何应用ASM和ASMD图

2、进行行为级建模。（5）深入论述了基于Verilog 2001和2005的数字处理系 统、RISC计算机和各种数据通道控制器、异步和 同步FIFO设计的算法和架构及综合的设计实例。（6）给出了150多个经过完全验证的设计实例。（7）每章后均设计了一些涉及面广且有难度的习题。5 第1章 数字设计方法概论 基于基于FPGA的数字系统设计的数字系统设计: 工作平台: 计算机 开发平台: FPGA开发设计软件 （仿真、综合、布局布线等） 设计语言: 硬件描述语言、系统描述语言 验证、实现载体: FPGA可编程逻辑器件 实现目标：FPGA芯片构成的可编程单片 系统 （SoPC系统）6 EDA（Electr

3、onic Design Automation）其广义定义范围包括：半导体工艺设计自动化、可编程器件设计自动化、电子系统设计自动化、印刷电路板设计自动化、仿真与测试，故障诊断自动化、形式验证自动化 统称为EDA工程7数字设计方法 经典设计方法： 基于电路原理图的人工设计法现代设计方法： 基于计算机语言的EDA设计法8一、 数字设计方法发展历程第一代：70年代 手工操作、PCB和IC版图的CAD阶段第二代：80年代 仿真和自动布局布线等的CAE阶段第三代：90年代 高级硬件描述语言、系统级仿真和综 合。实现“概念驱动工程”（Concept Driver Engineering, CDE ）的梦想。

4、 9集成电路设计方法的发展过程10二、数字系统设计的基本特征 1. 高级硬件描述语言(HDL)描述 2. Top-Down自上而下分层设计思想 111. 高级硬件描述语言 高级硬件描述语言(HDL_Hard Description Language)具有抽象的系统描述能力，是现代EDA技术的切入点，是设计者与设计自动化工具之间的桥梁。可实现系统级的仿真和逻辑综合。据此实现大规模集成电路的设计，可极大缩短Time-to-Market 时间。12高级HDL特点：（1）可实现系统级直至底层电路级的描述。（2）可实现自顶向下的层次化设计。（3）支持各种层次的仿真。（4）可完成逻辑综合。（5）设计与工艺

5、无关。（6）技术齐全，设计方法灵活。（7）语言标准、规范，易于共享和复用。132. Top-Down自上而下分层设计思想传统设计方法是自下而上(Buttom-Up) 上 上设计分解 构造系统 下 下14设计分解： 1. 确定设计目标 2. 功能模块分解 3. 进一步细分，直至可用市面上买到 的元器件构建此模块为止构造系统： 1. 用市面上可买到的元器件构建最底 层模块 2. 用较低一层模块构造较高一层模块 3. 构造顶层模块 4. 测试验证与分析15固定功能元件电路板设计完整系统构成系统测试与性能分析传统设计方法流程：16传统设计方法的缺点： 1. 设计依赖于手工和经验。 2. 设计依赖于现有

6、的通用元器件。 3. 设计后期的仿真和调试。 4. 自下而上设计思想的局限。 5. 设计实现周期长，耗时耗力，效率 低下。17现代设计方法是：自上而下设计(Top-Down)逐层描述、逐层仿真，保证满足系统指标 系统指标规范行为级描述RTL级描述逻辑综合物理实现设计流程18后仿真后仿真 行为级描述行为级描述逻辑综合逻辑综合寄存器传输（寄存器传输（RTL）级描述）级描述 ASIC自动布局布线（物理实现）自动布局布线（物理实现）门级网表输出门级网表输出CPLD/ FPGA行为级仿真行为级仿真门级仿真门级仿真RTL级仿真级仿真系统指标规范系统指标规范Top-Down 设计步骤第三层次第一层次第二层次

7、第四层次19三、EDA工程的设计方法1、行为描述法 行为描述：只描述系统模型的行为、功能，而不管其实现的硬件结构。描述特点是设计文件简洁、抽象。又称高层描述。 行为描述的语言：高层次硬件描述语言 行为描述的基本特征：将系统的外部行为和内部的具体硬件实现分隔开来。 体现了现代EDA工程的魅力。20三、EDA工程的设计方法2、IP复用法 IP Core (Intelligent Property Core) IP复用（IP Reuse）是指在集成电路设计过程中，通过继承、共享或购买所需的知识产权内核，然后再利用EDA工具进行设计、综合和验证，从而加速电子系统设计过程，降低开发风验。21IP核分为：

8、 硬核（Hard Core）：经过流片验证过的版图形式的设计模块，即版图掩膜。 软核（Soft Core）：经过RTL级验证的HDL代码形式的设计模块，即RTL级的HDL代码。 固核（Firm Core）：针对具体工艺完成综合验证的网表形式的设计模块，即综合的网表。2223IP复用的必要： 现代大规模电子系统、SoC（SoPC） 的特点是： 集成度高（数百万上千万门） 功能复杂（内含存储器、DSP、MCU等）千万门级的FPGA: Virtex-II/4/5/6/7、Stratix/II/III/IV/V 24 职业设计人才的设计能力平均为： 100 - 200门（人.天） IP核的设计与复用是

9、SOC的基础和关键。SOC实例：Set-Top Box25 各类IP资源库的建设和共享已形成一种规范，贯穿在系统设计的全过程。有关的数据库系统 系统数据库知识产权IP 数据库工艺规则 数据库通用模块 数据库 系统定义系统划分、综合实现、模块映射 模块生成器指定工艺属性实现系统级结构级电路级可选的库资源是设计者能力的表征。26三、EDA工程的设计方法3、ASIC设计方法 ASIC_Application Specific Integrated Circuit 是根据某种整机或电子系统 的要求而专门设计的IC。 优点：集成度高、速度快、可靠性好、保密 性好、体积小、功耗低、重量轻。27ASIC分类

10、: IC 通用IC 专用IC-ASIC 专用定制ASCP 专用标准ASSP 全定制ASIC 半定制ASIC28全定制ASIC: 设计师要定义芯片上所有晶体管的几何图形和工艺规则。 优点：芯片性能最优、速度快、功耗低。 缺点：开发周期长，费用高，只适合大批量生产。常用的半定制ASIC: 门阵列 (Gate Array) 标准单元 (Standard Cell) 可编程逻辑器件 (CPLD _ Complex Programmable Logic Device FPGA _ Field Programmable Gates Array) 29 FPGA与全定制ASIC性能指标比较指 标FPGA全定

11、制ASIC速 度很好很好集成度很好很好价 格很好很好（大批量）开发时间很好差样品及仿真时间很好差制造时间很好差使用的难易成度很好差库存风险很好差开发工具的支持很好很好30ASIC的设计方法掩膜方法现场可编程方法全定制设计方法定制设计方法半定制设计方法硅编译法可编程逻辑器件法 （CPLD/FPGA）31CPLD/FPGA设计ASIC的优点： 1没有投片风险没有投片风险 现场布局、布线，下载完成系统现场布局、布线，下载完成系统 功能实现。功能实现。 2反复编程，反复擦除，反复使用反复编程，反复擦除，反复使用 3成本低成本低 4设计周期短设计周期短32可编程逻辑器件（FPGA）的发展趋势： （1）更

12、高密度、更大容量的千万门系统级。 （2）向低成本、低电压、微功耗、微封装和 环保型发展。 （3）IP资源复用理念将得到普遍认同并成为 主要设计方式。 （4）MCU、DSP、MPU等嵌入式处理器IP将 成为FPGA应用的核心。 SoPC成为FPGA的发展趋势33FPGA与ASIC的融合：两种方式实现SoPC_System on Programable Chip 1、在FPGA中嵌入CPU等内核，获得可编 程系统平台。（Xilinx的PPC405、440， Microblaze等, Altera的Nios II等） 2、将可编程模块置入ASIC之中，得到具 有可配置功能的ASIC。34三、EDA工

13、程的设计方法4、SoC设计方法SoC代表当今电子设计的发展方向，其设计方法称为高层次设计方法。 基本特征： （1）“自顶向下”的设计方法，对整个系统 进行方案设计和功能划分，在单个（或 少数几个）芯片上完成整个系统的功能。 （2）以IP核为设计基础和核心。35三、EDA工程的设计方法4、SoC设计方法 基本特征： （3）以分层次的系统（硬、软件）描述语言 为系统功能和结构的主要描述手段。 （4）芯片的软件设计与硬件设计同步进行。 （5）各模块的综合与验证同步进行。36SoC芯片的一般设计流程37三、EDA工程的设计方法5、e-DA网上设计方法网上 e-service EDA方法的兴起，通过网络

14、将大的设计项目要求分发给多家专业EDA设计公司，可更快得到设计结果。充分利用网络技术资源, IP知识产权、EDA人才资源共享，缩短产品开发时间（time_to_market）。38三、EDA工程的设计方法6、软、硬件协同设计方法随着SoC的发展，SoC所包含的嵌入式软件所占的比重和作用将越来越大。SoC上软硬件的平衡及协同工作将变得更为重要。 设计方法学上的突破：软硬件协同设计。 系统描述语言： （VHDL、Verilog HDL） （C、C+）System C或其它3940软硬件协同设计的一般流程图： 系统描述HW/SW划分 协同综合 系统集成协同仿真、验证软件硬件问题：系统建模、系统描述语

15、言、软硬件划分、性能 评估、协同综合、协同仿真、协同验证。功能协同仿真41四、EDA工程理论基础1、EDA工程的实现载体全定制ASIC芯片、半定制ASIC芯片、可编程ASIC芯片、可编程逻辑器件（CPLD、FPGA）42FPGA的结构与ISPI/O BlockLogic BlockProgrammable Interconnect43四、EDA工程理论基础2、EDA工程的设计语言 硬件描述语言(HDL_Hard Description Language) VHDL、 Verilog HDL、SystemVerilog、 Superlog、 SystemC、 （软、硬件协同设计） SpecC 4

16、4四、EDA工程理论基础3、系统建模数字系统的模型多种多样，如下模型将数字系统分为控制部分、执行部分和公共部分。控制部分执行部分输入输出 公共部分(电源、时钟、同步电路等)45四、EDA工程理论基础3、系统建模 把整个的功能划分为数据路径和控制路径整个功能整个功能数据路径数据路径 控制器控制器组合逻辑组合逻辑时序逻辑时序逻辑（FSM）46四、EDA工程理论基础3、系统建模数字系统的控制部分一般用状态机作为系统模型。状态机分为两种：MOORE型状态机 MEALY型状态机47四、EDA工程理论基础4、高层次综合数字系统可在不同层次上描述，如：算法层、寄存器传输层、逻辑层、电路层和版图层。 在每个层

17、次上有不同领域的描述，分为行为领域描述、结构领域描述和物理领域描述。 48数字系统各个层次的描述与综合的关系：行为领域描述结构领域描述物理领域描述 算法层寄存器传输层逻辑层电路层版图层高层次综合逻辑综合逻辑综合版图综合49数字系统设计的综合分为三个层次：(1)高层次综合（high-level synthesis）(2)逻辑综合（logic synthesis）(3)版图综合（layout synthesis）高层次综合： 给定数字系统的算法级行为描述、约束条件和目标集合，在目标集合中找出一个满足约束条件、实现系统行为的结构。 即抽象的高层描述向具体的低层描述的自动转化。50高层次综合的意义：

18、1、对于超大规模芯片设计和上市时间的压力，高层次综合是必由之路。可明显提高设计速度，极大缩短设计周期。 2、对系统不同实现方案进行选择。 3、对系统不同实现方案的性能（资源、速度等）作出初期评估。例：Y=A+B+C+D 的实现51四、EDA工程理论基础5、仿真验证 工作量占整个设计的60% 70% 主要手段：逻辑仿真技术、 静态时序分析技术、 （形式验证技术） 仿真(simulation): 指从电路的描述抽象出模型，然后将外部激励信号或数据施加于此模型，通过观察该模型在外部激励信号作用下的反应来判断该电子系统是否达到了设计目标。52仿真的层次与效率：1. 电路级仿真 仿真对象是用晶体管、电阻

19、、电容组成的电路网路。工具如：SPICE2. 门级仿真 针对以逻辑门和功能块描述的电路系统。3. 寄存器传输级仿真 电子系统由寄存器、存储器、总线、运算单元等基本单元构成，并描述数据在这些元件中流动的条件和过程。4. 高层次仿真(行为仿真) 以行为算法和结构的混合描述为对象。53 仿真验证的充分性：不是100% 逻辑仿真存在的问题：（1）仿真输入数据由用户给出，输入数据 的好坏决定了所能查出错误的多少。（2）输出结果的分析要由有经验的人来进行。（3）由于输入数据难以穷举，不能保证查 出全部错误。验证是一穷举逼近过程。（4）需设计复杂的测试向量。54仿真的效率问题： 仿真过程中，逻辑门一个数量级

20、的增加会导致仿真所需的周期数3个数量级的增长。55四、EDA工程理论基础6、形式验证 形式验证(formal verification): 是利用理论证明的方法和数学推导的方法来验证设计结果的正确性。形式验证基于严密的理论体系，可解决逻辑仿真存在的问题。 验证的覆盖率可达100% Mentor: FormalPro; Synopsys: Formality; Cadence: FormalCheck 56形式验证的优点： （1）更早发现设计缺陷，降低周期和成本。 （2）无需编写复杂的测试向量。 （3）100%覆盖率，提高验证质量。 （4）可与其它验证方法结合使用。形式验证的不足： （1）只适合

21、模块级或中小系统级的验证。 （2）验证的完整性取决于特性是否被全面准 确地表达。57 五、HDL硬件描述语言1、硬件描述语言 HDL语言是当今EDA技术发展的突出代表。是EDA技术的切入点，是设计者与自动化工具之间的桥梁。特点：用HDL设计电路能够获得非常抽象的描述。 用HDL描述电路设计，在设计的前期就可以 完成电路功能级的验证。可实现逻辑综合。流行的HDL：VHDL （善于更高层设计） Verilog HDL（善于更低层设计）58 系统级（System Level） 算法级（Algorithmic Level） 寄存器传输级 （Register Transfer Level） 门级（Gat

22、e Level） 电路级（Circuit Level）VHDLVerilog HDL59VHDLVerilog HDL语言基础Pascal, Ada C数据类型数据类型多，用户自定义类型，严格类型检查数据类型简单，无用户定义类型，弱类型检查设计重用用Package来共享函数、过程、类型和组件函数和过程必须在同一Module内，可使用include库存储编译过的Entity、Architecture、Package和Configuration没有库的概念VHDL与Verilog HDL的比较：60VHDLVerilog HDL大型设计能力Package、Configuration、Generat

23、e、Generic无设计层次系统级至门级算法级至电路级过程和任务允许并发过程调用无结构重复使用Generate使用Generate测试平台Generic、Configuration很有用文件访问类似硬件操作可读性烦琐，更像句子简练，类似C易学性不易学，同一电路有多种建模方法容易掌握，类似C61 五、HDL硬件描述语言2、VHDL/Verilog语言的产生及发展 VHDL：Very High Speed Integrated Circuit Hardware Description Language VHDL由美国国防部组织开发 两个版本：VHDL87 称为IEEE1076-1987 VHDL9

24、3 称为IEEE1076-1993 96年 IEEE1076.3 成为综合标准 最新版本：VHDL200262 Verilog HDL： 19831983年由年由GDA(GateWay Design Automation)GDA(GateWay Design Automation)公司的公司的Phil MoorbyPhil Moorby所创。所创。 Phil MoorbyPhil Moorby后来成为后来成为Verilog-XLVerilog-XL的的主要设计者和主要设计者和CadenceCadence公司的第一个合伙人。公司的第一个合伙人。 1984198519841985年，年，Moorb

25、yMoorby设计出了第一个设计出了第一个Verilog-XLVerilog-XL的的仿真器。仿真器。 19861986年，年，MoorbyMoorby提出了用于快速门级仿真的提出了用于快速门级仿真的XLXL算法。算法。 19901990年，年，CadenceCadence公司收购了公司收购了GDAGDA公司公司 19911991年，年，CadenceCadence公司公开发表公司公开发表VerilogVerilog语言，成立语言，成立了了OVI(Open Verilog International)OVI(Open Verilog International)组织来负责组织来负责Verilo

26、g HDLVerilog HDL语言的发展。语言的发展。 版本：Verilog HDL IEEE1364-1995 Verilog HDL IEEE1364-2001 Verilog HDL IEEE1364-200563五、HDL硬件描述语言3、HDL语言的特点 优点： VHDL/Verilog是一种全方位的硬件描述语言。n 具有强大丰富的语言结构，系统硬件描 述能力强、设计效率高；n 具有较高的抽象描述、多层次描述能力；n 支持库和设计复用，支持模块化设计；n 既可仿真也可综合。 64一个可置数的16位计数器的电原理图：65用VHDL描述的可置数16位计数器：66用Verilog描述的可置

27、数16位计数器：67 HDL语言可读性强，易于修改和发现错误。 具有电路仿真与验证机制以保证设计的正确。 特别是对HDL源代码进行行为、功能仿真。 支持电路描述由高层到低层的综合和转换。 HDL语言可实现与工艺无关编程、与器件 无关设计。 移植性好。 HDL语言标准、规范，支持广泛，易于共 享和移植复用。 容易实现ASIC移植。 用于产品开发，上市时间快，成本低。68 缺点： （1）VHDL放弃对电路级实现的控制，代之 抽象、高层描述。（向电路级描述的扩 展工作正在进行） Verilog系统级描述能力稍弱。 出现SystemVerilog等系统级描述语言。 （2）HDL不是100%能被综合。

28、（3）综合器综合出的电路性能不完美。 （4）综合的效果随工具的不同而不同。69五、HDL硬件描述语言4、HDL语言的开发环境 分为： HDL模拟器（仿真器） HDL综合器 相应软件：仿真软件和综合软件70仿真类： Model Tech公司的Modelsim Aldec 公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、 NC-SIM 综合类： Synplicity公司的Synplify/Synplify Pro Synopsys公司的FPGA compiler 、 Design Compiler、 Behavior Compiler Mentor公司的 L

29、eonardoSpectrum71Altera 公司：Quartus、Maxplus系列Xilinx 公司：ISE、Foundation、Aillance系列Lattice 公司：ispEXPERT、ispLEVER 系列集成化的开发系统（CPLD、FPGA）72后仿真（时序验证）后仿真（时序验证） 行为级描述（行为级描述（HDL建模）建模）逻辑综合逻辑综合寄存器传输（寄存器传输（RTL）级描述）级描述 ASIC自动布局布线（工艺映射）自动布局布线（工艺映射）门级网表输出门级网表输出CPLD/ FPGA行为级仿真（功能）行为级仿真（功能）门级仿真（后综合设计确认）门级仿真（后综合设计确认）RT

30、L级仿真（功能）级仿真（功能）设计规范设计规范设计划分设计划分设计整合与验证设计整合与验证六、基于FPGA的设计流程73设计规范设计规范描述设计实现的功能特性。包括： 功能、 定时、 硅面积、 功耗、 可测试性、 故障覆盖率等设计准则的详细说明书74后仿真（时序验证）后仿真（时序验证） 行为级描述（行为级描述（HDL建模）建模）逻辑综合逻辑综合寄存器传输（寄存器传输（RTL）级描述）级描述 ASIC自动布局布线（工艺映射）自动布局布线（工艺映射）门级网表输出门级网表输出CPLD/ FPGA行为级仿真（功能）行为级仿真（功能）门级仿真（后综合设计确认）门级仿真（后综合设计确认）RTL级仿真（功能

31、）级仿真（功能）设计规范设计规范设计划分设计划分设计整合与验证设计整合与验证六、基于FPGA的设计流程75设计划分划分过程： 把一个复杂设计逐步划分成较小而且较为简单的功能单元。 自顶向下设计法、分层设计法。76后仿真（时序验证）后仿真（时序验证） 行为级描述（行为级描述（HDL建模）建模）逻辑综合逻辑综合寄存器传输（寄存器传输（RTL）级描述）级描述 ASIC自动布局布线（工艺映射）自动布局布线（工艺映射）门级网表输出门级网表输出CPLD/ FPGA行为级仿真（功能）行为级仿真（功能）门级仿真（后综合设计确认）门级仿真（后综合设计确认）RTL级仿真（功能）级仿真（功能）设计规范设计规范设计划

32、分设计划分设计整合与验证设计整合与验证六、基于FPGA的设计流程77行为级描述（HDL建模） 行为级描述以HDL等系统级描述语言进行系统建模。描述系统功能，而不是硬件电路。 行为级描述的优点： 行为级建模的设计步骤：（1）快速创建一个设计的行为级原型电路 （与硬件细节无关）；（2）验证它的功能；（3）利用一种综合工具对设计进行优化，并 将设计转换成某种物理工艺。78后仿真（时序验证）后仿真（时序验证） 行为级描述（行为级描述（HDL建模）建模）逻辑综合逻辑综合寄存器传输（寄存器传输（RTL）级描述）级描述 ASIC自动布局布线（工艺映射）自动布局布线（工艺映射）门级网表输出门级网表输出CPLD

33、/ FPGA行为级仿真（功能）行为级仿真（功能）门级仿真（后综合设计确认）门级仿真（后综合设计确认）RTL级仿真（功能）级仿真（功能）设计规范设计规范设计划分设计划分设计整合与验证设计整合与验证六、基于FPGA的设计流程79行为级仿真（功能）行为级仿真（功能）形式验证与功能仿真。仿真步骤： （1）测试方案拟定 （2）测试平台设计 （3）测试执行和模型验证80后仿真（时序验证）后仿真（时序验证） 行为级描述（行为级描述（HDL建模）建模）逻辑综合逻辑综合寄存器传输（寄存器传输（RTL）级描述）级描述 ASIC自动布局布线（工艺映射）自动布局布线（工艺映射）门级网表输出门级网表输出CPLD/ FP

34、GA行为级仿真（功能）行为级仿真（功能）门级仿真（后综合设计确认）门级仿真（后综合设计确认）RTL级仿真（功能）级仿真（功能）设计规范设计规范设计划分设计划分设计整合与验证设计整合与验证六、基于FPGA的设计流程81寄存器传输级（RTL）描述 与RTL级仿真为什么需要寄存器传输级描述？寄存器传输级描述的特点：寄存器传输级（RTL）仿真（功能）82后仿真（时序验证）后仿真（时序验证） 行为级描述（行为级描述（HDL建模）建模）逻辑综合逻辑综合寄存器传输（寄存器传输（RTL）级描述）级描述 ASIC自动布局布线（工艺映射）自动布局布线（工艺映射）门级网表输出门级网表输出CPLD/ FPGA行为级仿

35、真（功能）行为级仿真（功能）门级仿真（后综合设计确认）门级仿真（后综合设计确认）RTL级仿真（功能）级仿真（功能）设计规范设计规范设计划分设计划分设计整合与验证设计整合与验证六、基于FPGA的设计流程83设计整合与验证 功能验证正确的子单元，经重新整合成一个完整的系统，必须再验证整个系统的功能特性。84后仿真（时序验证）后仿真（时序验证） 行为级描述（行为级描述（HDL建模）建模）逻辑综合逻辑综合寄存器传输（寄存器传输（RTL）级描述）级描述 ASIC自动布局布线（工艺映射）自动布局布线（工艺映射）门级网表输出门级网表输出CPLD/ FPGA行为级仿真（功能）行为级仿真（功能）门级仿真（后综合设计确认）门级仿真（