第三章VHDL程序设计3

1、13.9 3.9 基本逻辑电路设计基本逻辑电路设计2345678library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(inp : in std_logic_vector(2 downto 0); outp : out std_logic_vector(7 downto 0); end decoder; architecture rtl of decoder is begin outp=shl(“00000001”, inp); end rtl;9lib

2、rary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(inp : in std_logic_vector(2 downto 0); outp : out std_logic_vector(7 downto 0); end decoder; architecture rtl of decoder is begin process(inp) begin outp0); outp(conv_integer(inp)=1; end process; end rtl;

3、10111213Sum(i) = a(i) b(i) cinC(i+1) = a(i) b(i) +(a(i) + b(i) ) c(i) 1415位宽扩展位宽扩展161718三态门电路描述三态门电路描述1920212223242526clocksig_insig_out1sig_out2reset同步复位同步复位异步复位异步复位2728293031 library ieee; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_1164.all; entity t_ff is entity t_ff is port(t,

4、 clk : in std_logic; port(t, clk : in std_logic; q : buffer q : buffer std_logic);std_logic); end t_ff; end t_ff; architecture rtl of t_ff is architecture rtl of t_ff is begin begin process(clk) process(clk) begin begin if clk if clkevent and clk=event and clk=1 1 thenthen if t= if t=1 1 then then q

5、=not q; q=not q; else else q=q; q=q; end if; end if; end process; end process; end rtl; end rtl;TClkQ2 2）T T触发器触发器32 library ieee; use ieee.std_logic_1164.all; entity rs_ff is port(r, s, clk : in std_logic; q, qn : buffer std_logic); end rs_ff; architecture rtl of rs_ff is begin process(r, s, clk) b

6、egin if clkevent and clk=1 then if s = 1 and r = 0 then q=0; qn=1; elsif s=0 and r=1 then q=1; qn=0; elsif s=0 and r=0 then q=q; qn state = ERROR; 2、直接回到已设定的状态。如果系统对状直接回到已设定的状态。如果系统对状态机的容错性要求不高，那么可以不对状态机态机的容错性要求不高，那么可以不对状态机出错进行处理，直接回到某一确定状态（如初出错进行处理，直接回到某一确定状态（如初始状态始状态 S0）。）。85第第3 3章章 习题四习题四 1 1、给触发器复位的方法有哪两种？如果时钟进程、给触发器复位的方法有哪两种？如果时钟进程 中用了敏感信号表，哪种复位方法要求把复位中用了敏感信号表，哪种复位方法要求把复位 信号放在敏感信号表中？信号放在敏感信号表中？ 2 2、设计一个任意、设计一个任意 n n 分频的分频器。分频的分频器。 3 3、设计一个用于时钟（分、秒）计数的、设计一个用于时钟（分、秒）计数的 6060进制进制 的计数器（分个、十位）。的计数器（分个、十位）。 4 4、设计一个用于时钟（小时）计数的、设计一个用于时钟