一种12位分段式电流舵DAC电路设计方案

1、一种12位分段式电流舵 DAC电路设计-电气论文一种12位分段式电流舵DAC电路设计卞艳，屠卫洁，徐大诚（苏州大学电子信息学院，江苏苏州215000）摘要：针对SoC中DAC设计越来越受面积和功耗的制约，米用分段式 结构，提出一种应用于SoC模拟输出前端的12位100 MS /s电流舵型D/A转 换器，其中高6位为温度计码，低6位为改进型Fibonacci数列，其减小了DAC的面积和毛刺。电路基于 S MIC 0.13 阿CMOS 工艺，在1.2 V/3.3 V （数字/模拟）双电源供电下，满摆幅输出电流20 mA。在100 MHz采样频率、49.7 MHz输入信号下，无杂散动态范围（SFDR

2、）达到89.448 dB，INL和DNL 均小于0.5 LSB。关键词：数/模转换器；分段式电流舵；改进型 Fib on acci数列；SoC中图分类号：TN86?34 ;TN402 文献标识码：A文章编号：1004?373X（2015 ） 16?0106?04收稿日期：2015?02?15基金项目：国家自然基金重点项目（61434003 ）0引言在信号处理和通信处理应用中，高速高精度数/模转换器的性能在很大程 度上已经成为整个系统的瓶颈1。用于片上系统（SoC）的CMOS DAC因面积 和功耗的要求，更是成为最具挑战性的课题之一。电流舵结构DAC由于速度快、 对寄生参数不敏感、易于CMOS工

3、艺集成等优点而被广泛采用。目前，权位电流源主要有2种加权方式：二进制加权和温度计加权。前者无需译码电路，电 流源数目少，减少了开关数量和面积；但中码转换毛刺大，且随着位数的增加， 电流单元之间的大小相差加大，导致失配增加，使DAC静态性能INL和DNL变差。后者电流源权重一样，毛刺小，但电流源数目大，需要译码电路，占用芯 片面积大2。折衷以上2种方式优缺点，本文提出一种新型加权方式，即改进Fibonacci数列加权3，采用分段式结构，设计出一种基于SMIC 0.13 呵CMOS工艺的12位100 MHz的DAC。简化了电路复杂度，缩小版图面积， 降低毛刺，性能指标优异，为 DAC设计提供了一种

4、有效的实用方法。1系统架构及设计电路系统如图1所示，其中，数字部分包括：译码器、锁存器和 8选1 选择器，采用1.2 V电源电压；模拟部分包括：电流源、偏置电路与开关阵列， 采用3.3 V电源电压。该电流舵DAC的权电流源包括改进型Fibonacci和温度计电流源2种, 降低了中码转换时的毛刺，减少电流源数目和芯片面积。综合考虑面积和INL，DNL的要求，采用6+6分段结构。低6位数字信号经过译码电路和8选1电路 给出，高6位数字信号经行列译码电路给出，均由锁存器与开关驱动电路进行同 步和交叉点调整，控制电流源阵列的输出电流。设计以最低有效位的电流源作为 参考基准电流ILSB，满量程输入时，低

5、6位控制的电流源输出为63ILSB，高6 位控制的电流源输出为4 032ILSB，DAC的满量程输出为4 095ILSB（ILSB4.88狀），满量程输出电流为 20 mA:fc J Ri.AC筍乜杓隹出文献3中采用Fibonacci数列4作为6位单端DAC的电流源权重,且每一权重都为其前2个权重之和，即:由于此DAC只采用7个电流单元数，总和达不到 63ILSB，所以每一 Fi加上一个固定值 W0进行补偿，使得每一位输出有多余电流Ioffset，因而需要在输出端增加额外电路扣除。此外，它会造成差分开关正负端口输出的最大和 最小电流值分别不一样而难以应用于差分结构的DAC。因而，针对这些缺点，

6、本文改进了低6位Fibonacci数列DAC，并给出详细的理论分析和公式推导。1.1改进型Fib on acci数列的设计及应用图2为低6位电流源和偏置电路。改进型Fibonacci数列An （变量）分别为A0=1 ,人仁2 ,A2=3 , A3=5，A4=10 , A5=20 , A6=22 。 DAC的低6位就是利用这7个数作为权重（见图3）,其中l=ILSB , Wk即第k个模拟信号输出。若采用大于等于 8个电流单元 数，虽然分配至电流源间的失配误差减小， 但所用的逻辑门数量增加，电路更复杂，版图面积增加IIIIIHVmill在电流舵DAC中，随机性的失配误差对DAC的静态特性影响较大设

7、DAC中单位电流源的电流大小为I，方差为（T （I），利用相邻码的电流误差的 相对标准差作为DNL的估算值，则DAC相邻码电流误差的方差可以表示为:ffl绑码时应的S6他电潼不相 ”式门|变为：tt 打二打=盯口!| + crlJA(. Hr次乂右一:七淹善变比.DF -MS WM* 改退型 Fibeweift列 DAC 的 DNU.出现祀人中值独旷懈簸倒L=43A騎UU-tM因而，改进型Fibonacci数列DAC既利用了二进制码 DAC的优点: 电路面积小；又发挥了温度计码的优势：差分非线性小。1.2单位电流源与开关设计电流源作为整个芯片的核心部分，其匹配性、面积以及有限的输出阻抗等因素直

8、接影响DAC的静态和动态性能。双端输出 DAC的SFDR与单位电流源输出阻抗Zimp关系为：式中：RL =50 Q为DAC负载电阻；N=12 为精度。当SFDR 75 dB ,Zimp 3.75 MQ时，为了提高电流源输出阻抗，采用 Cascode结构7,见图3。在输入一定频率下，有：.”，工(亠t 1卜* I H f,+ if,-,； * r.L!L,f/ T* J电容和连线电容。为了减小 M2的寄生电容，其长度尽量取短。当输入频率为10 MHz时，单位电流源的输出阻抗为 8.73 M Q,大于SFDR要求的3.75 M Q, 满足设计要求。SN和SP为一对差分开关，为了减小其寄生电容，尺寸

9、做的比较小。作为电流舵型DAC，电流源管的随机误差对静态特性影响最大，因此，低6位采用改进型Fibonacci数列译码方式，缩小电路面积，给电流源管提供足够大的 空间减小失配8，电流源的最小尺寸与积分非线性关系如下：t f .4.t 14 ）4I式中：E ） u ） Iu是一个单位电流源的相对标准偏差； AB和AVT分 别是电流放大系数和阈值电压的失配方差，过驱动电压（ VGS-VT ）的取值保证 了管子工作在饱和区；C表示的是正态分布累积函数的反函数9，INL_yield表 征DAC的INL情况。管子的尺寸还与电流的大小有关：i =匕亡F牛屮右-丨* d丨I由式（13），式（15）即可得到管

10、子所需的尺寸。为了保证 DAC的单调 性，INL绝对值必须小于0.5ILSB，因而要求C的值尽可能的大。这里采用3 c的 原则10，即99.7%的INL良率来界定DAC电流源误差。差分开关的设计，一方面增加输出摆幅，减小噪声；另一方面可以保证 电流通路始终存在，从而不改变与其相连的电流源晶体管的工作状态，使得DAC的转换速率不受影响。开关管的输出端接有减小时钟馈通效应的伪管 M4 , M6， 其栅极接地，意味着它们始终处于导通状态。由于M3，M5的栅漏之间存在寄生电容CGD，开关的控制信号就会通过这些寄生电容耦合到 M4和M6的漏极,附加到输出的电流中，使其产生较大的毛刺，表示为:式中：COV

11、为单位宽度的交叠电容；CL为输出节点的等效总电容;VSW为开关控制信号的摆幅，因而M4与M6作为常通的伪管接在M3M5后起到了一个隔离作用，让开关控制信号难以影响到输出的模拟信号，其作 用是减小开关晶体管的时钟馈通效应。丄丁2仿真结果本设计基于SMIC 0.13 阿CMOS 工艺的Spice模型，使用Cade neeSpectre进行仿真分析。利用DAC输出从0到满量程的台阶波形进行Matlab计算，得到INL为0.359 5 LSB , DNL为0.303 9 LSB (此为电流镜后仿结果), 如图 5 (a)，( b)所示。在 13.378 906 25 MHz ，49.707 031 2

12、5 MHz 的输 入频率和100 MHz采样频率下，SFDR的结果分别如图5 (c)，(d)所示，表1给出了 DAC的动态仿真结果/直 1 fisnSMB73.421 7a * rtt 如 u叭曲7vrr i71 -tZE 7i牛*占匹IS “他VD密f Q7嗣44席IT&n aibR.%5 D和.硏ENO I 皿L 1 K7ft 1 1 99fl I“ID Ml)?n.3fl7 63结论本文设计了一种分段式电流舵结构的 12 b 100 MS/sCMOS DAC ,低6位采用新型数列译码结构，折衷了二进制译码和温度计译码的优缺点， 高6位采用温度计译码方式。仿真结果表明，该 DAC性能指标优

13、异，可广泛用于无线通信领域，并且为新型DAC的研究与发展奠定基础参考文献1 PIETER Palmers，MICHIEL S J. A 10?bit 1.6?GS/s 27?mW cur?re nt?steeri ng D/A convert with 550?MHz 54?dB SFDR ban d?width in130 ? nm CMOS J. IEEE Transactions on Circ and Syst ，2010， 57 （ 11）: 2870?2879.2 VAN DEN BOSCH A， BORREMANS M A F. A 10?bit 1?Gsample/s Nyqu

14、istcurre nt?steeri ngCMOS D/A con vert J. IEEEJournal of Solid?State Circuits ，2011，36 （ 3）: 315?324.3 HOKAZON K， KANEMOTO D. A low?glitch and small?logic?areaFibonacciseries DAC C/ IEEE 54th InternationalMidwest Symposium on Circuits and Systems. S.l.: s.n.，2011 : 1?4.4 邓玉平，谭宇.Fibonacci数列推广J.大连理工大学

15、学报，2011， 51 （ 1）: 154?156.5 薛晓博.高速高精度电流舵数模转换器关键设计技术的研究与实现D.杭州：浙江大学，2014.6 李鹏.12位80 MHz电流舵数模转换器设计D.西安：西安电子科技 大学，2011.7 蒲亿霖，石玉，吴斌，等.一种11位80 MS/s分段式电流舵DAC 的设计与验证J.微电子学，2011，44（ 1）： 1?5.8 LIN Weite ， KUO Taihaur. A compactdynamic? rotatio n?based bi nary?weighted selecti on J. IEEE Jour nal of Solid ? Stateperforma nce?im?provedcurre nt?steeri ngDAC withran domCircuits , 2012 , 47 (2): 444?453.9 PELGROM MJ M , DUINMAIJER A C J, WELBERS A PG.Match ing properties of MOS tran si