电子科技大学 eda 基于Verilog HDL语言的ISE设计流程

1、数字系统数字系统EDA技术技术基于基于Verilog HDL语言的语言的ISE设计流程设计流程 -启动ISE13.2软件点击此处点击此处方法方法1：在开始菜单下找到：在开始菜单下找到ISE的启动图标的启动图标方法方法2：在桌面上找到：在桌面上找到ISE图标，点击该图标启动图标，点击该图标启动ISE13.2软件软件数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-新建工程新建工程点击点击New Project数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-新建工程新建工程输入工程名字：输入工程名字：counter工程所在的目录工程所在的目

2、录点击点击“Next”按纽按纽数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-新建工程新建工程产品范围产品范围(product category)芯片的系列芯片的系列(Family)(Family)具体的芯片型号具体的芯片型号(Device)封装类型（封装类型（Package）速度信息（速度信息（speed）综合工具（综合工具（Synthesis Tool)仿真工具（仿真工具（Simulator）喜欢的语言（喜欢的语言（Verilog HDL/Verilog）点击点击“Next”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-

3、创建一个新工程创建一个新工程点击点击“Finish”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-创建一个新工程创建一个新工程工程名工程名器件名字器件名字生成了空的工程框架生成了空的工程框架数字系统数字系统EDA技术技术基于基于Verilog HDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件选中器件名字，点击鼠标右键选中New Source数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -创建一个新的设计文件创建一个新的设计文件块存储器映像文件块存储器映像文件在线逻辑分析仪在线逻辑分析仪Chipscope定义

4、和连接文件定义和连接文件实现约束文件实现约束文件IP生成向导生成向导存储器文件存储器文件原理图文件原理图文件用户文档文件用户文档文件Verilog模块模板文件模块模板文件Verilog测试平台模板文件测试平台模板文件Verilog HDL模块模模块模板文件板文件Verilog HDL库模板库模板文件文件Verilog HDL包模板包模板文件文件Verilog HDL测试平台模板测试平台模板文件文件片上系统设计向导片上系统设计向导数字系统数字系统EDA技术技术基于基于Verilog HDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件选择Verilog HDL Module输入”top

5、”作为Verilog HDL模块的名字点击点击“Next”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -创建一个新的设计文件创建一个新的设计文件点击点击“Next”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -创建一个新的设计文件创建一个新的设计文件点击点击“Next”按钮按钮设计总结设计总结数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -创建一个新的设计文件创建一个新的设计文件生成的生成的top.v文件文件添加代码到添加代码到top.v文件中文件中数字系统数字系统EDA技

6、术技术基于Verilog HDL语言的ISE设计流程- -创建一个新的设计文件创建一个新的设计文件此处添加端口声明语句此处添加端口声明语句数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -创建一个新的设计文件创建一个新的设计文件4位16进制计数器模块下一步对该模块进行综合产生计数器使能信号数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -对该设计文件进行综合对该设计文件进行综合 行为级综合可以自动将系统直接从行为级描述综行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。合为寄存器传输级描述。 行为级综合的输入为系统的

7、行为级描述，输出为行为级综合的输入为系统的行为级描述，输出为寄存器传输级描述的数据通路。寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时，行为级综合工具念模型的角度来设计系统。同时，行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。以及可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以行为级综合所需要完成的任务从广义上来说可以分为分配、调度以及绑定。分为分配、调度以及绑定。数字系统数字系统EDA技术技术基

8、于Verilog HDL语言的ISE设计流程- -对该设计文件进行综合对该设计文件进行综合在在ISE的主界面的处理子窗口的主界面的处理子窗口的的synthesis的工具可以完成下的工具可以完成下面的任务：面的任务：查看RTL原理图（View RTL schematic）查看技术原理图（View Technology Schematic）检查语法（Check Syntax）产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。选中该选项并将其展开选中该选项并将其展开数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -

9、对该设计文件进行综合对该设计文件进行综合选中top.v文件鼠标双击该项控制台界面中给出综合过程的信息数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -对该设计文件进行综合对该设计文件进行综合 综合工具在对设计的综合过程中，主要综合工具在对设计的综合过程中，主要执行以下三个步骤：执行以下三个步骤：语法检查过程，检查设计文件语法是否有错误；语法检查过程，检查设计文件语法是否有错误；编译过程，翻译和优化编译过程，翻译和优化HDL代码，将其转换为综合工具代码，将其转换为综合工具可以识别的元件序列；可以识别的元件序列；映射过程，将这些可识别的元件序列转换为可识别的目映射过

10、程，将这些可识别的元件序列转换为可识别的目标技术的基本元件；标技术的基本元件；数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -查看综合后的结果查看综合后的结果 通过查看综合后的结通过查看综合后的结果果 ，你就会清楚地理解到底，你就会清楚地理解到底什么是综合？综合的本质特什么是综合？综合的本质特征。征。选中top.v文件选中选中View Technology Schematic选项，并双击该选项选项，并双击该选项数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -查看综合后的结果查看综合后的结果打开顶层模块的原理图点击点击“OK”按

11、钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -查看综合后的结果查看综合后的结果顶层模块图，端口顶层模块图，端口鼠标双击该区域，打开底层设计。数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程- -查看综合后的结果查看综合后的结果LUT查找表查找表D触发器触发器输入缓冲区输出缓冲区时钟缓冲区数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-揭开揭开LUT的秘密的秘密0 0 00 0 10 1 00 1 1 1 0 0 1 0 11 1 01 1 1双击打开LUT2双击打开LUT3终于明白了FPGA的L

12、UT是怎么实现逻辑功能的数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真选中Simulation选项选中top.Verilog，点击鼠标右键选中New Source数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真选择Verilog HDL Module输入”test”作为Verilog HDL测试模块的名字点击点击“Next”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真点击点

13、击“Next”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真点击点击“Finish”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真刚才的设计文件生成的测试平台test.v模板文件数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真删除此段代码删除此段代码数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真添

14、加此段代码添加此段代码用于生成用于生成rst测测试信号试信号数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真添加此段代码添加此段代码用于生成用于生成rst、clk测测试信号试信号数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真展开ISim Simulator双击Simulate Behavioral Model数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真仿真波形窗口添加en信号，点击

15、“restart”按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-对该设计进行行为仿真对该设计进行行为仿真可以在控制台窗口，输入命令控制仿真的运行输入run 1ms, 控制仿真运行时间到1ms 关闭整个仿真窗口,继续下面的设计数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-添加实现约束文件添加实现约束文件选中Implementation选项选中top.Verilog，点击鼠标右键选中New Source数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-添加实现约束文件添加实现约束文件选择实现约束文件输入

16、”top”作为实现约束文件的名字点击点击“Next”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-添加实现约束文件添加实现约束文件点击点击“Finish”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-添加实现约束文件添加实现约束文件实现约束文件top.ucf已经添加到设计中选择top.Verilog选择User Constraints,并展开该选项双击I/O Pin Planing(PlanAhead)-Post-Synthesis数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-添加实

17、现约束文件添加实现约束文件点击点击“Close”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-添加实现约束文件添加实现约束文件数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-添加实现约束文件添加实现约束文件输入对应的FPGA的引脚选择对应引脚的电平LVCMOS33保存引脚约束,并退出该界面数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-实现设计实现设计选择top.Verilog选择Implement Design, 并用鼠标双击该选项数字系统数字系统EDA技术技术基于Verilog HDL语言的

18、ISE设计流程-实现设计实现设计选择Implement Design, 并展开第一步: 转换“Translate”翻译的主要作用是将综合输出的逻翻译的主要作用是将综合输出的逻辑网表翻译为辑网表翻译为XilinxXilinx特定器件的底特定器件的底层结构和硬件原语。层结构和硬件原语。第二步: 映射“Map”映射的主要作用是将设计映射到具体型号的器件上。第三步: 布局和布线”Place & Route”布局布线的主要作用是调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线，产生PLD配置文件。 选择top.Verilog数字系统数字

19、系统EDA技术技术基于Verilog HDL语言的ISE设计流程-查看布局布线后结果查看布局布线后结果选择Place & Route, 并展开选择View/Edit Routed Design(FPGAEditor)数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-查看布局布线后结果查看布局布线后结果FPGA硅片布局硅片布局选择放大按钮,查看硅片细节数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-查看布局布线后结果查看布局布线后结果CLBSlice连线双击,展开Slice数字系统数字系统EDA技术技术基于Verilog HDL语言的IS

20、E设计流程-查看布局布线后结果查看布局布线后结果关闭关闭FPGA Editor界面界面数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片准备工作:将HEP的USB-JTAG电缆分别和计算机USB接口及EXCD-1目标板上的JTAG7针插口连接;计算机自动安装JTAG驱动程序;给EXCD-1目标板上电;数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片选择top.Verilog选择Configure Target Device,并展开选择Manage Configura

21、tion Project(iMPACT),并双击.数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片选择Boundary Scan,(边界扫描)鼠标右击该区域选择Initialize Chain(初始化链)数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片Xcf04s-Xilinx的串行Flash芯片xc3s500e-Xilinx的FPGA芯片两个芯片连接在JTAG链路上点击点击“Yes”按钮按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计

22、流程-下载设计到下载设计到FPGA芯片芯片先不烧写设计到PROM芯片中,所以选择”Cancel”按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片找到设计工程所在的目录找到要下载的比特流文件top.bit点击打开按钮点击打开按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片Spartan-3E支持商用的并行Flash, 此处不需要使用它,所以选择“No”按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPG

23、A芯片芯片下载属性设置下载属性设置,此处选择默认设置此处选择默认设置,然后点击然后点击“OK”按纽按纽数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片xc3s500e,已经分配了下载文件top.bit鼠标右健点击芯片图标,出现下面的菜单点击“Program”选项，开始对FPGA进行编程数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片点击“OK”按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-下载设计到下载设计到FPGA芯片芯片出现

24、编程进度条编程完成后，出现下面界面数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM点击Create PROM File数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM选择Xilinx Flash/PROM选项点击该按钮，进入下一步数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM下拉框中选择xcf04s数字系统数字系统EDA技术技术基于Verilog HDL语言的I

25、SE设计流程-生成生成PROM文件并下载到文件并下载到PROM选择Add Storage DeviceXCF04S被添加点击该按钮，进入下一步数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM点击点击“浏览浏览”按钮，按钮，定位要转换的比特流定位要转换的比特流数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM定位到设计工程所在的目录定位到设计工程所在的目录输入名字“counter_burn”点击“OK”按钮数字系统数字系统EDA技术技术基于Ve

26、rilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM点击“OK”按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM选择选择top.bit文件文件点击“打开”按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM点击“No”按钮，不添加其它需要转换的比特流文件点击“OK”按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM在主菜单

27、下，选择Operations-Generate File关闭该界面数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM 下面将生成的下面将生成的PROM文件烧到文件烧到PROM芯片芯片中。中。选择Boundary Scan准备分配PROM文件给XCF04S数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM鼠标右键点击芯片图标选择Assign New ConfigurationFile数字系统数字系统EDA技术技术基于Verilog HDL语言的I

28、SE设计流程-生成生成PROM文件并下载到文件并下载到PROM选择选择counter_burn.mcs文件文件点击“打开”按钮数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM鼠标右健点击芯片图标,出现下面的菜单点击“Program”选项，开始对FPGA进行编程数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件并下载到文件并下载到PROM出现编程进度条编程完成后，出现下面界面数字系统数字系统EDA技术技术基于Verilog HDL语言的ISE设计流程-生成生成PROM文件

29、并下载到文件并下载到PROM关闭电源重新上电，程序从PROM自动引导到FPGA芯片中。 关闭配置界面，不保存任何信息。关闭配置界面，不保存任何信息。（一定不要保存（一定不要保存任何信息）任何信息）数字系统数字系统EDA技术技术ChipScope ProChipScope Pro的组成的组成IBA Core(Integrated Bus Analyzer Core):用于观察总线上的信号。根据所跟用于观察总线上的信号。根据所跟踪的不同总线结构，该内核可分为踪的不同总线结构，该内核可分为IBA/OPB Core和和IBA/PLB Core模块。这模块。这两个模块通常用于对两个模块通常用于对Xili

30、nx Virtex-II Pro器器件中的件中的PowerPC 405嵌入式系统内核及嵌入式系统内核及MicroBlaze 32位嵌入式处理器的总线进行位嵌入式处理器的总线进行跟踪和测试。跟踪和测试。数字系统数字系统EDA技术技术片内逻辑分析仪使用流程片内逻辑分析仪使用流程数字系统数字系统EDA技术技术片内逻辑分析仪中的几个概念片内逻辑分析仪中的几个概念触发器：引发数据记录的条件触发器：引发数据记录的条件(逻辑表达式逻辑表达式)触发器序列：一组存在先后顺序的条件，只有触发器序列：一组存在先后顺序的条件，只有依次满足这些条件后，才会引发数据记录依次满足这些条件后，才会引发数据记录触发器端口：触发

31、器中的变量触发器端口：触发器中的变量匹配单元：触发器中的逻辑比较单元匹配单元：触发器中的逻辑比较单元触发计数器：对同一触发条件进行计数的计数触发计数器：对同一触发条件进行计数的计数器器数据宽度：每次采样的信号个数数据宽度：每次采样的信号个数数据深度：总的可以采样的次数，即数据宽度数据深度：总的可以采样的次数，即数据宽度与窗口个数的乘积与窗口个数的乘积触发位置：触发点在所记录的数据中的位置触发位置：触发点在所记录的数据中的位置(用用于观察触发点前的数据于观察触发点前的数据)数字系统数字系统EDA技术技术逻辑分析核的插入逻辑分析核的插入两种方式：两种方式：在源代码中插入：比较繁琐，本课程不作介绍在源代码中插入：比较繁琐，本课程不作介绍在网表文件中插入：相对简单在网表文件中插入：相对简单利用利用Core Inserter选择网表文件以及器件类型选择网表文件以及器件类型数字系统数字系统EDA技术技术ICONICON参数设置参数设置注意：除非全局时钟资源非常紧张的情况下，才选择禁止插入BUFG，因为采用普通布线资源，会在JTAG时钟线上产生较大的布线延时偏移，破坏待分析信号之间的时序关系。数字系统数字系统EDA技术技术触发器参数的定制触发器参数的定制数字系统数字系统EDA技术技术捕捉参数设置捕捉参数设置数字系统数字系统EDA技术