数电时序逻辑电路实用教案

1、一、同步(tngb)二进制计数器1、最低位在每次加1时都要翻转(fn zhun)2、其它(qt)位，若其后各位均为1时，则加1时该位要翻转，如0011-0100特点：000100100011010001010110011110001、同步二进制加法计数器实现方式：通过控制每位触发器的T输入端为1或0来控制时钟信号到达时是翻转还是保持，则第i位触发器输入端Ti的逻辑式应为：)12,1(.021niQQQTiii能实现翻转和保持两种操作的触发器- T触发器10T第1页/共50页第一页，共50页。驱动(q dn)方程21031020101QQQTQQTQTT*TQQTQ32103210*321021

2、0*21010*0*0)()(1QQQQQQQQQQQQQQQQQQQQQQQT触发器特性(txng)方程：状态方程输出(shch)方程：3210QQQQC 第2页/共50页第二页，共50页。 初值为0000，每经过一个脉冲，状态代码增加1，15个脉冲后，状态代码为为1111，C端输出1，因此C的输出可作为向高位(o wi)计数器的进位信号；第16个脉冲到来，状态回到0000，此时该计数器又叫十六进制计数器。状态(zhungti)转换图计数器的容量：计数器能计到最大的数，等于计数器每一位都是1时的数值(shz)，因此n位计数器的容量为2n-1第3页/共50页第三页，共50页。时序(sh x)图

3、如果设时钟脉冲的频率为f0，则Q0、Q1、Q2、Q3输出波形的频率依次为f0/2、f0/4、f0/8、f0/16；称之为时钟脉冲的二分频(fn pn)、四分频(fn pn)、八分频(fn pn)、十六分频(fn pn)。因此计数器也称为分频(fn pn)器。第4页/共50页第四页，共50页。器件(qjin)实例：4位同步二进制计数器74LS161逻辑图D3D0：数据输入端Q3Q0：数据输出(shch)端CLK：边沿触发（上升沿）LD：同步预置数控制端，低电平有效，正常工作应置1 同步：受时钟信号控制 异步：不受时钟信号控制RD：异步置零输入端，低电平有效，正常工作应该置1C：进位输出(shch

4、)端 EP、ET：工作状态控制端， 正常计数时，令ET=EP=1第5页/共50页第五页，共50页。工作状态Q3Q2Q1Q0X0XXX异步置 0000010XX同步预置数D3D2D1D0X1101 保持（包括C）Q3Q2Q1Q0X11X0保持（C=0）Q3Q2Q1Q01111计数ETEPDLRCLKD74LS161功能表第6页/共50页第六页，共50页。).(021QQQCLKCLKiii时钟(shzhng)信号的逻辑式为： 思考：根据计数器工作特点(tdin)，计数器还有其它实现方法吗？ 2、其它(qt)位，若其后各位均为1时，则加1时该位要翻转，如0011-0100通过控制时钟信号来实现计数

5、操作： 将所有触发器的T置1，同时，令CLK到达时只能加到该翻转的那些触发器的CLK输入端，而不加给那些不该翻转的触发器。1、最低位在每次加1时都要翻转示例：P283 图6.3.14：通过控制时钟信号实现的4位二进制同步加法计数器。 CLKCLK 0第7页/共50页第七页，共50页。原理：多位二进制数做递减运算(yn sun)时，最低位，每减1一次都要翻转，其它位，若该位以下皆为0时，则该位翻转。2、同步(tngb)二进制减法计数器0011010001100101011110001.0021TQQQTiiiCLKCLKQQQCLKCLKiii0021).(控制(kngzh)T触发器的T输入端实

6、现方法：控制T触发器的CLK输入端第8页/共50页第八页，共50页。10021TQQQTiii.通过(tnggu)控制T端实现同步二进制减法计数器计数器状态为0000时B=1, B输出的是向高位(o wi)的借位第9页/共50页第九页，共50页。2、同步(tngb)二进制可逆计数器（加/减计数器) 设计原理：将加法计数器和减法计数器的输入控制电路部分(b fen)合并，通过增加其它控制信号，选择是加法计数还是减法计数。 有两种实现(shxin)方式：控制T端 控制CLK第10页/共50页第十页，共50页。集成电路(jchng-dinl)实例：74LS191驱动(q dn)方程) )(/ ()(

7、)/ () )(/ ()()/ ()/ ()/ (12102103101020010QQQDUQQQDUTQQDUQQDUTQDUQDUTT（U/D）=0时，即为加法计数器的驱动(q dn)方程（U/D）=1时，即为减法计数器的驱动(q dn)方程用U/D上的高低电平决定加/减,计数脉冲来自同一输入端第11页/共50页第十一页，共50页。U/D是加减(ji jin)计数控制端； D0D3是并行数据输入端；LD是异步预置数控制端；LD=0时，D0D3的数据立刻被置入FF0FF3中；S是使能控制端；S=1时T0T3全部为0，FF0FF3保持不变；C/B是进位/借位信号输出(shch)端： 做加法计

8、数时，Q3Q2Q1Q0=1111时，C/B=1，有进位输出(shch)； 做减法计数时，Q3Q2Q1Q0=0000时，C/B=1，有借位输出(shch)；CLKO是多个芯片级联时级间串行时钟(shzhng)输出端，CLKO=(CLKI S(C/B)在正常工作状态下（S=0时），若C/B1，CLKI输入低电平期间，CLKO端会有一个低电平输出。逻辑框图第12页/共50页第十二页，共50页。74LS191逻辑(lu j)功能表 保持 预置数 加法计数 减法计数 011011100 工作状态SCLKLDU/D第13页/共50页第十三页，共50页。通过控制(kngzh)时钟端实现的双时钟可逆计数器:7

9、4LS193DUijjDijjUiCLKCLKCLKQCLKQCLKCLK0101001012QQCLKQQCLKCLKDU所有触发器的T=1，只要有时钟信号就翻转。CLKU端有计数(j sh)脉冲输入时，做加法计数(j sh)CLKD端有计数(j sh)脉冲输入时，做减法计数(j sh)特点：加法计数脉冲(michng)和减法计数脉冲(michng)来自两个不同的脉冲(michng)源 第14页/共50页第十四页，共50页。加法计数器基本原理：在四位二进制计数器基础上修改，如果从00000000开始计数，当计到10011001时，则下一个计数脉冲(michng)(michng)输入后，电路状

10、态回到00000000。10T3001QQQT212QQT 030120123QQQQQQQQT二、同步(tngb)十进制计数器第15页/共50页第十五页，共50页。00001001之外的状态都能够经由若干脉冲(michng)进入到循环之内，具有自启动功能 。状态(zhungti)转换图第16页/共50页第十六页，共50页。器件实例(shl)：同步十进制加计数器74160工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111十进制计数ETEPDLRCLKD引脚功能(gngnng)同74161第17页/共50页第十七页，共50页。减法(ji

11、nf)(jinf)计数器基本原理：对二进制减法(jinf)(jinf)计数器进行修改，在00000000时减“1”“1”后跳变为10011001，然后按二进制减法(jinf)(jinf)计数就行了。10T)( 123001QQQQQT)( 32101012QQQQQQQT0123QQQT 第18页/共50页第十八页，共50页。具有(jyu)自启动功能状态(zhungti)转换图第19页/共50页第十九页，共50页。同步十进制可逆计数器 与同步二进制可逆计数器基本原理一致，只是电路仅用到00001001的十个状态。实例器件 单时钟：74LS190，芯片的引脚排列(pili)和功能与74LS191

12、相同。 双时钟：74192第20页/共50页第二十页，共50页。 需要某种进制的计数器，又没有现成产品时，需要通过外电路的不同连接(linji)，将已有的计数器芯片连成任意进制的计数器。 常见的集成计数器芯片主要(zhyo)有十进制、十六进制、12位二进制，14位二进制等。三、 任意进制计数器的构成(guchng)方法第21页/共50页第二十一页，共50页。如果计数器有异步置零端：从SM状态译码出一个低电平信号(xnho)，加到计数器的RD输入端上，计数器马上被清零。电路共M+1个状态，其中的SM状态为过渡状态，稳定状态依然是M个。现有(xin yu)：N进制计数器，需要：M进制计数器1、 M

13、N 设法跳过多余(duy)的N-M个状态。如果计数器有同步置零端：置零的低电平从SM-1状态译出，稳定状态共M个。置零法：第22页/共50页第二十二页，共50页。例：将十进制计数器74160接成六进制计数器置零法工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数ETEPDLRCLKD74160功能表需要利用(lyng)其中0000-0101六个状态应从(yn cn)0110 下译出低电平送给RD，0110为过渡状态第23页/共50页第二十三页，共50页。第24页/共50页第二十四页，共50页。第25页/共50页第二十五页，共50页

14、。共出现7个状态，过渡(gud)状态用虚线表示第26页/共50页第二十六页，共50页。问题：0110 时输出的低电平将计数器内所有触发器同时置零，因此， 0110保持(boch)的时间很短，动作慢的触发器可能还没有复位，置零的低电平就已经消失了。 改进方法(fngf)：将置零信号用SR锁存器保存。SR01置零的低电平可持续时钟信号的一个(y )高电平的时间。第27页/共50页第二十七页，共50页。同步置数方式：在Si状态下输入预置数的低电平，将电路的下一个状态置成Sj状态，中间跳过N-M个状态；异步预置方式：增加过渡(gud)状态，在Si+1状态下输入置数信号。置数法：适用于有预置数功能的计数

15、器，通过(tnggu)给计数器置入某个数的方法来跳过N-M个状态。第28页/共50页第二十八页，共50页。置数法：例：将十进制计数器74160接成六进制计数器74160的LD采用同步方式，因此在电路的0101状态下，译码出0送入LD，同时(tngsh)令D3D2D1D0=0000，则下一个上升沿到达时，电路的状态将被置成0000。 第29页/共50页第二十九页，共50页。置数法：例：将十进制计数器74160接成六进制计数器74160的LD采用同步方式，因此在电路的0101状态(zhungti)下，译码出0送入LD，同时令D3D2D1D0=0000，则下一个上升沿到达时，电路的状态(zhungt

16、i)将被置成0000。 没用的1001，C失去(shq)作用第30页/共50页第三十页，共50页。例：将十进制计数器74160接成六进制计数器想办法将1001这个状态包含到电路有效状态中去：在0100状态下译出0送入LD，并令D3D2D1D0=1001，则电路的下一个(y )状态为1001，此时进位C输出为1，电路的有效状态仍为6个，每经过6个脉冲C输出一个(y )进位第31页/共50页第三十一页，共50页。a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的工作状态控制(kngzh)信号（如74160的EP和ET）2. N MM=N1N2 先用前面的方法(fngf)分别接成N1和N

17、2两个计数器。将N1和N2级连：b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数(j sh)状态第32页/共50页第三十二页，共50页。例：用74160接成一百(y bi)进制并行进位法当（1）计到1001时，C输出1，（2）开始计数，状态增加1，当下(dngxi)个CLK上升沿到达时，（1）回到0000，（2）停止计数；（1）始终处于计数(j sh)状态；每经过十个脉冲（1）从0000-1001循环一次，（2）增加1。第33页/共50页第三十三页，共50页。例：用74160接成一百(y bi)进制串行进位法当(1)计到1001时，C输出(shch)1，(2)的CLK

18、输入0，（1）、（2）都工作(gngzu)在计数状态；每经过十个脉冲(1)从0000-1001循环一次，(2)增加1下一个CLK的上升沿到达后，(1)回到0000，C回到0，(2)的CLK输入变回1(正跳变)，(2)计入0001。第34页/共50页第三十四页，共50页。采用(ciyng)(ciyng)整体置零和整体置数法： 先将两片接成一个进制数 大于 M M 的计数器 然后再采用(ciyng)(ciyng)整体置零或整体置数的方法M不可(bk)分解(素数)该方法(fngf)更具一般性第35页/共50页第三十五页，共50页。例：用74160接成二十九进制首先(shuxin)将两片74160连成

19、100进制计数器 第36页/共50页第三十六页，共50页。例：用74160接成二十九进制整体置零（异步） 采用整体(zhngt)置零或整体(zhngt)置数的方法，将百进制计数器连成二十九进制计数器 计数状态应为0到28，74160的置零为异步方式，因此应该在计到29时，译出一个低电平信号(xnho)，输入到两片的RD。第37页/共50页第三十七页，共50页。例：用74160接成二十九进制整体置零（异步） 采用(ciyng)整体置零或整体置数的方法，将百进制计数器连成二十九进制计数器 计数状态应为0到28，74160的置零为异步方式，因此(ync)应该在计到29时，译出一个低电平信号，输入到两

20、片的RD。 进位(jnwi)信号，应该从28的这个状态译出(G2)。第38页/共50页第三十八页，共50页。例：用74160接成二十九进制整体置零（异步） 采用整体(zhngt)置零或整体(zhngt)置数的方法，将百进制计数器连成二十九进制计数器 计数状态(zhungti)应为0到28，74160的置零为异步方式，因此应该在计到29时，译出一个低电平信号，输入到两片的RD。 进位信号，应该从28的这个(zh ge)状态译出(G2)。低电平有效第39页/共50页第三十九页，共50页。例：用74160接成二十九进制 采用(ciyng)整体置零或整体置数的方法，将百进制计数器连成二十九进制计数器

21、74160的预置数控制为同步方式，因此在计到28时，译出一个(y )低电平信号，输入到两片的LD。整体置数（同步）第40页/共50页第四十页，共50页。例：用74160接成二十九进制 采用(ciyng)整体置零或整体置数的方法，将百进制计数器连成二十九进制计数器 74160的预置(y zh)数控制为同步方式，因此在计到28时，译出一个低电平信号，输入到两片的LD。整体置数（同步）进位(jnwi)信号也可从该门引出，低电平有效. 同步方式无需过渡状态，可靠性高于异步方式第41页/共50页第四十一页，共50页。 例：试分析下图所示电路的分频比(即Y与CLK的分频比)。(西北工业大学1999)解：两片74LS161组成(z chn)16*16同步二进制计数器，计数到01110111 (即119)时，下一个CLK到达后电路同步置0，所以这是一个120进制计数器。电路(dinl)输出端的D触发器接成了T触发器，即2分频电路(dinl)，所以输出Y与CLK的分频比为1：240第42页/共50页第四十二页，共50页。1000 0100 0010 0001原理：设初始状态为1000，输入一个脉冲(michng)，1就右移一位，经过4个脉冲(michng)后电路状态又回到1000，形成循环:1 、环形(hun xn)计数器若用电路的状态表示输入(shr)CLK信号的个数，即