电子工程学系及电子研究所

1、電子工程學系及電子研究所本文由【 HYPERLINK 中文word文档库】 HYPERLINK 搜集整理。 HYPERLINK 中文word文档库免费提供海量教学资料、行业资料、范文模板、应用文书、考试学习和社会经济等word文档計畫名稱：子計畫四：訊源與通道共同編碼之設計與實作(1/3) 研究者：張錫嘉經費來源：行政院國家科學委員會關鍵詞：訊源編碼；通道編碼；可調性視訊編碼；前餽式錯誤更正機制；WiMAX；WLAN隨著通訊與訊號處理技術的進展，為滿足不斷被提升的資料或影音的傳輸品質，許多訊源（source）或通道（channel）編碼或天線系統設計的新方法，都陸續被納入近幾年所制定的無線通訊

2、標準當中。據此，本計畫將針對WLAN IEEE802.11n 以及WiMAX IEEE 802.16e 所規範的通道編碼，包括主要的64-state Viterbi Decoder、Turbo Decoder、以及選作的LDPC Decoder、BTC Decoder 等提出低功率晶片設計方案，並將試著實現在總計畫所建構具節能運算概念的多系統融合平台，eH-II。此外，在多媒體的應用中，可調性視訊編碼標準（Scalable Video Coding）壓縮技術近來受到相當廣泛的重視與討論。MPEG-SVC 藉由同時考慮時間可調性（temporal scalability）、空間可調性（spati

3、al scalability）與訊雜比可調性（SNR scalability）等功能，除了在效能上與H.264 的壓縮標準相當，在有限通道頻寬的利用方面，有著更高的彈性及效率，非常適合無線通訊與網路傳輸這種變動頻寬的應用。因此我們針對WLAN 與WiMAX 等寬頻長距離的無線網路技術規範中，一方面運用反覆解碼（iterative decoding）的概念，將source 解碼器所得知資料彼此間的相關性，提供給channel 解碼器，當作輸入資料的likelihood ratio，共同設計source/channel 的編/解編碼器來提升系統整體效能；另方面嘗試地加入錯誤更正機制（Forword

4、 Error Correction，FEC），希望能夠在固定的頻寬條件下，達到穩定且不受干擾的影像品質，也就是在MPEG-SVC 相關應用上提出更具效益的錯誤更正碼（如Block erasure code、Fountain code 等），在bit-rate 與PSNR 上作最佳化之取捨。NSC96-2220-E-009-030 (96N476)-計畫名稱：建構有未知值測試回應壓密之最佳化空間壓縮器研究者：趙家佐經費來源：行政院國家科學委員會關鍵詞：測試回應壓密；掃描式測試；可測試度設計在輸入圖樣壓縮（input-stimulus compression）被廣泛研究之後，測試回應壓密（test

5、-response compaction）技術逐漸變成掃描測試中，測試資料縮減的瓶頸。測試回應壓密中最主要的障礙，是在於處理模擬結果中的未知值。在本計畫中，我們提出了一個混合式、可容忍未知值的壓密系統，此系統中包含了一個空間壓密器，以及一個阻擋未知值的多重輸入位移暫存器（MISR: Multiple-Input-Signature-Register）。首先，此混合壓密系統是獨立於自動測試圖樣產生器（ATPG）之外的，任合自動測試圖樣產生器所產生之測試集合都可以當做此混合壓密系統之輸入。其次，此混合壓密系統可以保證，其目標錯誤模型的覆蓋範圍會跟沒有壓密之前一樣。再者，此混合壓密系統可以由使用者任

6、意調整其測試回應所被觀察到之比率，進而使得未被模型化錯誤之覆蓋範圍可以受到控制。為了要決定多少比率之測試回應該被觀察到，本計畫亦將研發一個具體量化的方法，來求出應被觀察比率之最低門檻，並保證未被模型化錯誤之覆蓋範圍在一可接受之值以上。最後，一個依據此混合壓密系統所設計之偵錯辦法將會被提出。本計畫亦會實做一系列之實驗，來證明此混合壓密系統之有效性，不論在壓縮比率、額外面積負擔、各類模型化錯誤之覆蓋範圍、以及偵錯之解析度，都會和只用空間壓密器或只用阻擋未知值的多重輸入位移暫存器做比較。NSC96-2218-E-009-005 (96N024)-計畫名稱：混合式測試回應壓密-結合空間壓密器與未知值阻

7、擋多重輸入位移儲存研究者：趙家佐經費來源：行政院國家科學委員會關鍵詞：測試回應壓密；掃描式測試；可測試度設計在輸入圖樣壓縮（input-stimulus compression）被廣泛研究之後，測試回應壓密（test-response compaction）技術逐漸變成掃描測試中，測試資料縮減的瓶頸。測試回應壓密中最主要的障礙，是在於處理模擬結果中的未知值。在本計畫中，我們提出了一個混合式、可容忍未知值的壓密系統，此系統中包含了一個空間壓密器，以及一個阻擋未知值的多重輸入位移暫存器（MISR: Multiple-Input-Signature-Register）。首先，此混合壓密系統是獨立於自

8、動測試圖樣產生器（ATPG）之外的，任合自動測試圖樣產生器所產生之測試集合都可以當做此混合壓密系統之輸入。其次，此混合壓密系統可以保證，其目標錯誤模型的覆蓋範圍會跟沒有壓密之前一樣。再者，此混合壓密系統可以由使用者任意調整其測試回應所被觀察到之比率，進而使得未被模型化錯誤之覆蓋範圍可以受到控制。為了要決定多少比率之測試回應該被觀察到，本計畫亦將研發一個具體量化的方法，來求出應被觀察比率之最低門檻，並保證未被模型化錯誤之覆蓋範圍在一可接受之值以上。最後，一個依據此混合壓密系統所設計之偵錯辦法將會被提出。本計畫亦會實做一系列之實驗，來證明此混合壓密系統之有效性，不論在壓縮比率、額外面積負擔、各類模

9、型化錯誤之覆蓋範圍、以及偵錯之解析度，都會和只用空間壓密器或只用阻擋未知值的多重輸入位移暫存器做比較。NSC96-2221-E-009-233 (96N518)-計畫名稱：金屬閘極及高介電係數介電質材料在奈米電子元件的應用(1/3)研究者：荊鳳德經費來源：行政院國家科學委員會關鍵詞：金屬閘極；高介電係數；互補式金氧半缺乏適當的金屬功函數當作閘極電極（Metal gate）和費米能階拴鎖效應（Fermi-level pinning）是金屬與高介電係數介電質材料應用在矽奈米-互補式金氧半場效電晶體元件上兩個最主要的問題。尤其，製作p 型金屬閘極/高介電係數介電質金氧半場效電晶體更是特別的困難。其原

10、因為在所有元素週期表中，只有銥金屬（Ir：功函數為5.27eV）和鉑（Pt：功函數為5.65eV）之功函數值是高於被要求的5.2eV。雖然飛思卡爾公司（Freescale Semiconductor）已經發表了使用碳化鉭材料當作金屬閘極電極並獲得良好的n 型金氧半場效電晶體特性，但是開發其他具低功函數的金屬或金屬氮化物（MN）材料仍然是需要的。這是因為金屬與氮（M-N）的鍵結能普遍比金屬碳化物中金屬和碳（M-C）的鍵結能高而具有較穩定的特性。本計畫主持人-荊鳳德教授近年來在雙功函數金屬閘極互補式金氧半電晶體之研究（發表於2003 年IEDM）與高功函數氧化銥閘極在互補式金氧半電晶體之研究(分別

11、發表於2004 年IEDM 及2005 年VLSI)已有相當的成果。因此，我們希望能開發出適用的金屬閘極材料並獲得適合應用於n 型金屬閘極/高介電係數介電質金氧半電晶體場效上的有效功函數：4.2 eV 以及適合應用於p型金屬閘極/高介電係數介電質金氧半場效電晶體上的有效功函數：4.9eV5.1eV。NSC95-2221-E-009-298-MY3 (95R650-1)-計畫名稱：-族薄膜和晶格無缺陷技術在高頻、光電元件的應用及3D矽積體電路的整合(3/3)研究者：荊鳳德經費來源：行政院國家科學委員會關鍵詞：-族化合物半導體元件；GOI；發光二極體近幾年來，行動通信系統及網路的快速發展，高頻元件

12、的應用已成為通信高速化最主要的目標，目前應用最廣的高速元件即Si CMOSFET及-族化合物半導體元件。化合物半導體优於矽半導體的主要性質為1. 較矽半導體快10X的電子遷移率（Electron Mobility），因此適用於高頻傳輸2.化合物半導體具備有直接能帶及高效率的光電轉換特性。然而矽半導體CMOSFET卻有價格最便宜及高VLSI integration之優點。因此，英特爾公司目前已經提出在下一個世代的的矽超大型積體電路的應用將使用III-V FET 在矽基板上。由於本實驗室過去幾年與加拿大國家研究中心在高頻元件方面的努力已有相當的研究成果（已發表數十篇論文在各國際知名期刊和會議），所

13、以，在此研究計畫中，我們將繼續與加拿大國家研究中心合作，並應用我們過去研發的晶格無缺陷黏合技術，將-族化合物半導體整合於矽基板上並更進一步的發展具有3-D空間的矽積體電路。因此我們將開發出更新一代的高速元件，此應用類似我們已成功發展的3-D GOI高性能電晶體整合技術。此外，在此計畫中，我們也將和柏克萊大學（Univ. of Berkeley, world ranking #2 university）S. J. King教授進行高介電係數材料和3-D技術的元件模擬與分析合作，這不僅可以得到一個更有力的支援，且增進兩國在科技學術的交流。（附件一）而且我們也將與Prof. Hiroshi Iwai

14、 (President of IEEE Electron Device Society) 一起合作（附件2）。Iwai教授日前有一個Plenary Section Talk在International Electron Devices Meeting (IEDM)，同時他也是一個擁有IEEE Ebers獎的得主，他在high-k及記憶體方面的研究屬於全世界數一數二的學者。最後，此計畫也將由國立交通大學張俊彥校長及電資學院吳重雨院長所共同協助指導與背書，因為與國際知名大學的合作一直以為台灣所追求的目標。 其次，我們也將延續之前矽基板發光元件的研究，使用晶格無缺陷黏合技術將具有直接能帶特性的-族化

15、合物半導體整合於矽基板上以製作發光元件，此研究不僅可以降低元件的製作成本（具商業價值）且可相容於目前的矽積體電路製程技術。美國IBM日前已成功的開發在LSI之間實現以光信號進行數據傳輸的感光元件。感光元件的製程採用了與傳統CMOS技術相容性較高的邏輯LSI製程技術-GOI (Germanium On Insulator)技術。因此，該元件可整合到微處理器等的輸出/入介面電路中。開發此項技術的目的是解決電腦系統中日益明顯的瓶頸問題:隨著微處理器性能的日益提高，晶片之間如果繼續採用電路進行數據傳輸的話，其速度將難以提升，這一點已成為系統性能提高的主要障礙。IBM此次發表的GOI技術，可將基於Ge元

16、素的感光元件整合在LSI上。其工作電壓為1V，響應頻率約30GHz。近距離光通信用850nm頻帶光信號的變換效率高達Si感光元件的70倍。從理論上講，可實現的數據傳輸速度可達50Gbit/秒。這也證明了本研究計畫所具有的發展性。NSC96-2221-E-009-184（96N493）-計畫名稱：新穎非揮發性奈米點記憶體在薄膜電晶體上的製作與研究(3/3)研究者：張俊彥經費來源：行政院國家科學委員會關鍵詞：奈米點；薄膜電晶體；非揮發性記憶體近年來，薄膜電晶體(TFT)與奈米點(nanocrystal)的應用技術發展受到相當大的矚目，薄膜電晶體目前廣為液晶顯示器(LCD)產業所大量使用，而奈米點則

17、是可以運用於在非揮發性儲存記憶體上，因其可以解決傳統上利用複晶矽浮停閘(floating gate)做為載子儲存單元的非揮發性記憶體(例如，快閃記憶體)之元件微縮問題，而本計畫將兩者結合起來，並開發新穎結構的非揮發性奈米點記憶體在薄膜電晶體上，其功能可以運用在堆疊式(stacked)的積體電路晶片、軟性電子與省電的攜帶式產品上，對於SOC(System on Chip)的開發與研究提供一個新的元件結構。複晶矽薄膜電晶體可以在低溫下成長，對於後段製程的熱預算(thermal budget)可以有效的降低，而與奈米點結合，則可以成為新結構的記憶體元件，本計畫即利用先前的薄膜電晶體與奈米點的製作成果

18、技術相互結合來研究此元件的特性，第一年著重於大尺寸的新穎非揮發性奈米點記憶體在薄膜電晶體上的製作與基本電性驗證，利用先前的薄膜電晶體技術與各種不同的奈米點結合(Si、Ge、NiSi、W)，並探討半導體與金屬這些不同材料特性會對非揮發性記憶體有何影響，第二年則進而會改變元件結構，利用多重通道與多重閘極，來研究新穎奈米點記憶體的寫入與抹除效應是否會提升其元件速度，且當元件通道結構微縮至奈米尺度時，邊角效應(corner effect)與奈米點的量子效應則會如何主導我們的薄膜電晶體的開關特性，是本計畫要釐清的重點之一。第三年則是著重於已製備完成的元件記憶體特性量測，本實驗團隊將進行記憶體的可靠度分析

19、，不僅進行DC與AC的加壓量測複晶矽薄膜電晶體元件，並改變環境溫度探討儲存載子的活化能影響及儲存效率，對於容忍度(endurance)與保存能力(retention)也將深入測試，藉此製作一個高效能的非揮發性奈米點結合薄膜電晶體的記憶體元件，以確保有機會可以運用在SOC開發上與其他省電的產品上。NSC96-2221-E-009-202-MY3 (96N412)-計畫名稱：利用Cat-MBE 技術研究III族氮化物材料之成長及元件製作(3/3)研究者：張俊彥經費來源：行政院國家科學委員會關鍵詞：熱燈絲催化分子束磊晶；氮化鎵；氮化銦；氮化鎵銦目前人們對於氮化鎵單晶材料的成長主要依賴於MOCVD和M

20、BE技術。對於MBE技術，由於缺乏合適的源，目前人們只能利用RF或ECR電漿技術激發N2或NH3氣產生游離的N離子，實現MBE在低溫、低壓條件下的GaN成長。但是，RF或ECR電漿所產生的高能離子流會對薄膜產生損傷，影響氮化鎵磊晶層的品質。針對此缺點，本計畫首次提出將“熱燈絲催化NH3氣技術”用於氮化鎵MBE，首此提出cat-MBE的概念，因為熱燈絲催化NH3氣或N2氣生成的活性N*、NH*、NH2*離子不具備高能量，因此以此種技術提供氮源不會對氮化鎵磊晶薄膜造成損傷而造成更多額外的缺陷，這對提高元件的性能有很大益處。本計畫的主要任務是，利用自主開發出的全球首台Cat-MBE設備，研究高品質G

21、aN磊晶薄膜的成長，探討Cat-MBE的GaN成長機制，找出最佳成長條件，並以此為基楚上進一步製作出具有實用價值的氮化鎵LEDs和HEMTs元件。我們還將針對InGaN及InN材料成長、III族氮化物量子點結構以及GaN/AlGaN超晶格結構等具有潛在應用價值的領域進行一些有意義的研究，目前在這些領域仍有許多關鍵技術未得到解決。本計劃的最終目標將此項成長技術及所開發設備推向產業界。NSC96-2221-E-009-236（96N521）-計畫名稱：適用於無線視訊娛樂之新世代可調式視訊技術研究 研究者：張添烜經費來源：行政院國家科學委員會關鍵詞：多媒體；SVC；視訊編碼 最新可階式視訊編碼(Sc

22、alable Video Coding)標準的製定，為下一代視訊編碼帶廣泛的應用。在可階式視訊編碼中它提供三種的可階性:空間可階性 (Spatial scalability)、時間可階性 (Temporal scalability) 以及品質的可階性 (SNR/Quality scalability)。此三種可階性的搭配，可讓視訊應用達到電源、複雜以及位元的適應性變化。而在SVC 當中其基本的編碼核心為H.264，H.264 的採用可使得SVC 達到高的壓縮效能。在SVC 中，除原本H.264 編碼複雜之外，還額外包含階層之間的預測(Inter-layer prediction)。SVC 提供

23、三種階層之間的預測分別為：階層間殘值預測 (Inter-layer residual prediction)、階層間紋預測(Inter-layer texture prediction) 以及階層間位移資訊的預測 (Inter-layer motion prediction)。由此可SVC 的編碼複雜會比單層的H.264 得高很多。因此低SVC 的編碼複雜進而加快其編碼速，最後實現SVC 的編解碼器是本計劃所執的目標。 本計畫的目的是為開發一個的可調視訊編解碼 (scalable video codec) IP，包含baseline profile 和high profile。目標應用為在無線

24、傳輸在手持裝置進視訊會議或娛(baseline profile)，以低功耗、適用於無線網為主要考，或是位家庭HDTV/DTV 的影音娛服務(high profile)，以低硬體代價、應付HDTV 需求為主要考。 在第一的計劃中我們預計完成 SVC 編解碼器systemC 模型的發展。本計劃目前已經完成SVC 規格研究，並且訂定出最後實現出的SVC 編解碼器所須支援的編碼功能。此外除完成SVC 規格研究之外，此計劃也已經完成SVC 編碼器C 模型開發工作。實驗結果顯示本計劃所完成之C 模型可以正確無誤的編解碼視訊資。NSC 96-2220-E-009-031-(96N477)-計畫名稱：先進製程

25、技術之設計與可靠度提昇研究(2/3)研究者：陳宏明、李鎮宜經費來源：行政院國家科學委員會關鍵詞：先進製程技術；可靠度；變異度；奈米級設計在過去數十年間，半導體技術尺度快速縮小使積體電路設計發展得非常成功，這也使數以百萬計的電晶體可被整合到單一晶片中。然而在尺度技術不斷縮小下，深次微米，甚至奈米級下精確控制晶片製造的技術更加困難，昂貴。半導體製程像石版印刷術、化學機械磨平在尺度繼續縮小下同樣遭遇嚴重的變異問題。連線電容貢獻超過百分之五十以上的電路延遲；訊號完整性和可靠度問題在深次微米設計下貢獻超過百分之二十五以上的電路失敗。另外，運作環境下的變動雜訊在晶片工作頻率和功率消耗快速成長的狀況下也同樣

26、增加。因此電路效能呈現更大的變異，造成後繼的技術世代在產能上不斷下降。電路可靠度下滑已成為先進積體電路設計的障礙，這需要製程整合上的努力和設計工程師，加上EDA輔助工具品質提升來克服這樣的衝擊。在這個計畫裡，我們將從傑出的學術設計團隊所設計的先進製程晶片為驗證前提，提議五個研究主題來強化先進製程的可靠度，包括：(1)考慮串擾效應與光學臨近更正的可靠性連線最佳化(2)考慮製程變異的導線模型、時序分析以及最佳化(3)在後佈局與測試設計所使用之良率改善技術研究(4)奈米級製程的電熱模擬與動態溫度模型建立(5)考慮製程變異的射頻積體電路階層化電磁模擬這個計畫提案已提供在先進技術變異來源的分析與模型建立

27、之突破，並且增加先進製程設計製造的可靠度。本計畫已累計發表5篇國際期刊論文及37篇研討會論文，並執行一件國際合作計畫。NSC 96-2220-E-009-013- (96N335)-計畫名稱：先進製程技術之設計與可靠度提昇研究 子計畫三：在後佈局與測試設計所使用之良率改善技術研究研究者：陳宏明經費來源：行政院國家科學委員會關鍵詞：化學機械磨平；空樣品填充；變異度；時脈樹；低測試功率；良率改善在奈米技術下，變異性迅速成為晶片故障和耽誤時程的主要原因。矽製程如石版印刷術，氧化，離子佈植，和化學機械磨平在不斷的尺度縮小下造成這些製程的變化性加劇。為了改進先進生產技術的良率，我們須要將各種變異問題列入

28、考慮，特別是後佈局階段和測試設計所使用之良率改善技術。 由於超大型積體電路技術進入次微米區域，後化學機械磨平的變動成為許多良率和電路效能相關問題的主要原因。由於化學機械磨平與密度有高度的相關性，利用空的樣品填充使其密度一致可用來改善後化學機械磨平後的品質。第一年，我們計畫發展一套方法論來插入空的樣品以改善密度一致性，並且降低對時脈要求的衝擊。設計變異的最大挑戰之一是時脈樹的合成，製程變異會增加時脈的扭曲，這是高速時脈線上最重要的問題。在第二年我們計劃將這些影響的變異參數及未來時脈網路設計相關的影響加以量化。更確切的說就是緩衝存儲器和內部連線的變異參數，因基本變異作用和不完美的製程增加時脈扭曲，

29、而局限了效能和良率。NSC96-2220-E-009-016- (96N338)-計畫名稱：非揮發性記憶體奈米尺寸陷阱物理暨相關可靠性物理之嶄新研究(2/3)研究者：陳明哲經費來源：行政院國家科學委員會關鍵詞：非揮發性記憶體；快閃式記憶體；場效電晶體；奈米；陷阱；可靠性；量子點；量子晶體本計劃為期三年，進行非揮發性記憶體奈米尺寸陷阱物理暨相關可靠性物理之嶄新研究。第一年 以我們的2005年Physical Review-B奈米尺寸陷阱物理論文為基礎，實驗決定0.15 um製程快閃式記憶體tunnel 氧化層中中奈米尺寸陷阱的能量系統圖，此快閃式記憶體由學術界合作對象以及記憶體知名大廠等提供。

30、同時進行電性量測快閃式記憶體元件的特性以及長時間加速劣化實驗 (作法可參考我們的2005年IEEE TED快閃式記憶體論文) ，以進行可靠性物理研究。 此可靠性物理即是整合我們的歷年來於氧化層陷阱物理機制以及快閃式記憶體相關議題發表的論文並予以應用，自然也包括我們的Physical Review-B奈米尺寸陷阱物理論文之應用。 也要積極針對我們的奈米尺寸陷阱物理論文所建立的基礎，理論上作一個更為深入的研究建立一牽涉波函數的量子力學數值模式， 得以在同一能量系統下整合奈米尺寸陷阱和氧化層中量子點或量子晶體物理。第二年繼續電性量測快閃式記憶體元件的特性以及長時間加速劣化實驗，進行可靠性物理深入研究

31、。 此第二年的快閃式記憶體元件應為 0.13 um製程者。繼續從學術界合作對象取得更多快閃式記憶體測試元件。 也進行Hall效應量測，提供較深入的實驗數據。延續氧化層奈米尺寸陷阱物理研究，進一步應用於快閃記憶體，即針對氧化層中量子點或量子晶體，利用波函數及能量系統分布的角度來處理，相互比較並將之關聯。第三年 繼續電性量測0.11 um 或 90 nm製程快閃式記憶體元件的特性以及長時間加速劣化實驗，進行可靠性物理深入研究。前兩年理論應用結果送至學術界合作對象以及國際知名大廠等參考以為實際研發較具實用的次世代快閃記憶體。也繼續Hall效應量測以及次臨界級雜訊量測，再度深一層驗證理論。最後一年裡，

32、積極應用嚴謹的牽涉波函數的量子力學數值模式 (可以在同一能量系統下整合奈米尺寸陷阱和氧化層中量子點或量子晶體物理): 藉由自我量測數據及論文數據比較，對於不同尺寸元件結構進行比較分析，並對下世代元件走向及應用潛力作一預估，且要探討量子點在氧化層中位置分布對於整體系統的特性影響，更考慮在高溫操作下，資料保存的正確無誤，以此作為設計電路的基礎經驗，並嘗試提出設計的最佳化以供次世代快閃記憶體電路設計之用。NSC 95-2221-E-009-295- MY3 (95R648-1)-計畫名稱：奈米CMOS通道背向散射實驗及其潛在性應用之研究(3/3)研究者：陳明哲經費來源：行政院國家科學委員會關鍵詞：奈

33、米場效電晶體；通道背向散射；介觀物理；矽變形奈米場效電晶體； 雙倍式閘極奈米場效電晶體；鍺通道奈米場效電晶體；雜訊本計劃為期三年，進行通道背向散射實驗並找到在奈米場效電晶體上的應用。第一年建立通道背向散射實驗之核心： (1) 一維解薛丁格-浦以松方程式量子力學模擬器以從電容電壓數據粹取製程參數， 藉由此得到在開始的KBT 層中的平均熱入射速度, 等效閘電容和近似於平衡臨界電壓; (2) 次臨界 DIBL量測以有效計入二維效應的影響; (3) 利用比例與位移方法估計源極/集極的串聯電阻和通道或閘極的長度; (4) 利用近似於平衡的遷移率量測， 去量化橫跨KBT 層的背向散射自由平均路徑; (5)

34、 利用電流電壓擬似法決定KBT層的寬度; 最後， (6) 利用機率和統計知識、微觀傳輸物理、解浦以松方程式和蒙地卡羅模擬，有系統的去處理與證明所粹取出來的KBT層寬度和他們的物理意義及製程關鍵指引。 據此實驗核心， 我們進行：(1) 通道背向散射實驗應用於Bulk奈米場效電晶體測試晶片; (2) Bulk奈米場效電晶體雜訊實驗並與通道背向散射數據相關性探討; 以及(3) Bulk奈米場效電晶體介觀物理理解、特性分析（經由機率和統計處理）、簡潔元件模型、元件製造關鍵和設計規範之建立。 第二年繼續前一年的研究， 同時進行的新增項目為：(1) 一維解薛丁格-浦以松方程式量子力學模擬器的矽變形場效電晶

35、體版本; (2) 通道背向散射實驗應用於矽變形場效電晶體測試晶片; (3) 介觀物理理解、特性分析、簡潔元件模型、元件製造關鍵和設計規範 (考慮自我熱效應的現象)之建立; 以及 (4) 矽變形場效電晶體通道背向散射實驗數據與雜訊實驗數據相關性探討。 第三年繼續前兩年的研究，同時進行的新增項目為： (1) 雙倍式閘極場效電晶體通道背向散射實驗之二維非平衡Green函數模擬; (2) 一維解薛丁格-浦以松方程式量子力學模擬器鍺版本的撰寫; (3) 雙倍式閘極場效電晶體及鍺通道奈米場效電晶體的測試晶片通道背向散射實驗; (4) 雙倍式閘極場效電晶體及鍺通道奈米場效電晶體介觀物理理解、特性分析、簡潔元

36、件模型、元件製造關鍵和設計規範之建立; 以及 (5) 雙倍式閘極場效電晶體及鍺通道奈米場效電晶體通道背向散射實驗數據與雜訊實驗數據相關性探討。NSC96-2221-E-009-187（96N496）-計畫名稱：使用分頻訊號處理之高速行動多媒體傳收器系統研究與設計-子計畫四:行動式寬頻多輸出入正交分頻調變無線網路(3/3)研究者：陳紹基經費來源：行政院國家科學委員會關鍵詞： MIMO；傳收機；位信號處器；OFDM；軟體無線電；干擾消除技術本計畫為之總計劃“使用分頻訊號處之高速動多媒體傳收器系統研究與設計”之第四子計劃，主要在探討用於動式、寬頻多輸出入(MIMO)之正交分頻調變內傳收機之高效能位信

37、號處關鍵技術，並考慮軟體無線電之多標準多輸出入系統之整合設計。整合意指傳收機在位信號處器上之高效能可程式化、可重組之實現，而達成多模式、多標準之傳收方式以達成單一共享OFDM 核心架構之最大使用。此外本計劃也將負責總計劃中之傳收子系統整合設計。針對如上之大前題本計畫擬探討如下研究議題：考慮在動中(Mobile)與多傳送及多接收天線(MIMO)之通訊環境下之基頻內傳收機(Inner Transceiver)相關位訊號處技術開發含同步技術、通道估測與等化技術、時空碼(Space Time Coding)之設計、多使用者快速傅轉換演算法、干擾消除技術、相關之單載波(Single Carrier)系統

38、之訊號處技術。在探討一般相關於MIMO傳輸條件下之訊號處技術後，我們將針對實際系統作技術探討與設計，主要考慮制定中802.16e 標準系統，次要的並考慮相關於制定中802.20 標準及802.11n 標準內傳收機訊號處技術之設計。最後並考慮軟體無線電之設計概以達成多模、多標準及多頻帶之整合802.16e、802.20 及802.11n 設計，這些標準有多技術上之共通點特別是它們用OFDM 傳輸方式並考慮多輸出入(MIMO)傳收因此可做低成本之整合及彈性設計，以達成無所在之整合無線區域及無線會網之設計。本子計畫最後將配合總計畫以位信號處器實現一傳收機展示系統。本計畫涵蓋三，第一計畫擬進研究在高速

39、動環境下之相關於MIMOOFDM/OFDMA 之基頻傳收機之位訊號處技術，並開發相關之高效能同步技術、通道估測與等化技術、多使用者快速傅轉換演算法、時空碼(Space Time Coding)之設計、干擾消除技術、相關之單載波(Single Carrier)系統之訊號處技術，解及緊隨802.16e、802.20 及802.11n 標準技術及規格制定之發展，並開始進此三標準之上述相關基頻訊號處技術之研究與開發。第二計畫除繼續及改進第一之研究議題外，隨著前述三標準之制定完成，我們除將完成此三標準各自之相關高效能基頻號處技術之設計，並進802.16e 內傳收機之DSP 及/或 FPGA 實現驗證，接

40、著將著重於此三標準之整合內傳收機軟體無線電演算法設計。在第三除繼續及改善第二之研究結果及 DSP、FPGA 實現設計外，將著重於與其他子計畫之整合完成802.16e整體傳收機系統之位訊號處器實現與展示。NSC96-2219-E-009-004-（96N100）-計畫名稱：無線都會網路基頻傳收機其低功率與高效能之矽智產設計(3/3)研究者：陳紹基經費來源：行政院國家科學委員會關鍵詞：晶片系統；矽智產；基頻傳收機；無線行動通訊；多輸出入天線；無線都會網路；同步器IP；通道估測與等化器IP；時空碼解碼器IP；快速傅立葉轉換 IP本計畫為總計劃“應用於行動無線都會網路基頻傳收機系統晶片之核心技術開發”

41、之第二子計劃，目的在探討用於行動式、寬頻多輸出入(MIMO)之正交分頻調變基頻傳收機中相關於內傳收機(inner receiver)之高效能適用於SOC整合設計之特用(application specific)關鍵矽IP模組設計，高效能意指能達成低功率、高處理執行效率及多功能之目的，擬設計之矽IP模組包含考慮在行動式(Mobile)與多傳送及多接收天線(MIMO)之通訊環境下之同步器矽IP設計(含符號元(symbol synchronization)同步矽IP設計、載波頻率(carrier synchronization)同步矽IP與時脈同步(clock and timing synchron

42、ization)IP矽同步)、多重接取(multiple access)情況下之IFFT/FFT矽IP模組設計、通道估測與等化器矽IP設計、時空碼(Space Time Coding)解碼器矽IP設計及前端之多工低通及重取樣濾波模組IP。這些關鍵矽IP設計將根據目前開發中之行動式、多輸出入天線之無線都會網路標準(WMAN) 802.16e與802.20為應用載具以為設計標的及規格之訂定，除了開發此兩標準之各自相關之矽IP外並考慮此兩標準之雙標準整合矽IP設計。此兩標準在技術上有諸多之共同處，802.16e預計將於明年五月完成標準訂定，雖然802.20將於2006年12 月才完成標準訂定，且其技

43、術內容或將與802.16e有些不同，但主要將以MIMO及多載波為基本傳輸架構，因此預期在關鍵矽IP之設計將有同質與類似架構性，整合矽 IP之設計將可達成低成本之整合無線區域及無線都會網路WMAN-WLAN SOC傳收機之設計。本計畫涵蓋三年，第一年計畫擬確定前述矽IP擬執行功能及低複雜度、低功率演算法與完成規格之訂定，並完成Matlab、C模組設計及Matlab、C高階系統整合設計及驗證，同時開始進行各個矽IP之架構設計。第二年計畫除了繼續及改進第一年之研究議題外，隨著前述兩標準之制定完成，我們除了將完成此兩標準各自之關鍵矽IP模組之低功率、低複雜度RTL設計與驗證，並開始進行第一版之矽IP模

44、組晶片實現及驗證。在第三年除了改進第二年之研究結果將進行第二版之矽 IP晶片實現及驗證，並將開始與其他子計畫進行整合設計、驗證以完成整合SOC傳收機之系統設計及展示。NSC96-2220-E-009-003（96N325）-計畫名稱：固定式及行動式數位電視基頻接收機之有限位元演算法開發研究者：陳紹基經費來源：財團法人工業技術研究院關鍵詞：數位電視；PAC數位訊號處理器；Matlab；C語言程式設計本提案研發重點在研究及設計適用於PAC數位訊號處理器之fixed-point Matlab/C DVB-T/H基頻接收機，以利後段PAC 接收機之實設計及展演，主要研究議題如下：DVB-T之技術研究及

45、現有設計之探討分析DVB-H之技術研究及現有設計之探討分析PAC架構及指令集研究DVB-T Matlab基頻接收機設計及效能評估DVB-H Matlab解調演算法設計及效能評估Fixed-point C DVB-T 基頻接收機設計及其效能評估整合DVB-T/H Matlab解調演算法設計及效能評估96C102 (96.01.01-96.12.31)-計畫名稱：Baseband Demodulation在PAC DSP上的實作研究者：陳紹基經費來源：財團法人工業技術研究院關鍵詞：數位電視；基頻接收機；PAC數位訊號處理器；組合語言本提案研發重點在於將自行開發出fixed-point Matlab

46、/C DVB-T/H基頻接收機實現於工研院晶片中心所開發出之PAC數位訊號處理器之，並評估其效能。主要研究議題如下：DVB-T基頻接收機之PAC DSP實現設計及效能之探討分析DVB-H基頻接收機之PAC DSP實現設計及效能之探討分析PAC DSP基頻傳收機之優化設計Reed-Solomon 解碼器之PAC DSP 優化設計及效能分析Viterbi 解碼器之PAC DSP優化設計及效能分析PAC DSP 架構之改進設計研究以利於無線通訊訊號處理96C140 (96.07.01-96.12.31)-計畫名稱：信使-遍佈式無線傳收機系統核心:多模MIMO-OFDM無線通訊系統之研發與晶片設計三年

47、計畫研究者：陳紹基經費來源：經濟部技術處關鍵詞：多輸入多輸出；正交分頻多工；無線都會網路；無線區域網路本計畫短期三年目標為以台灣心為核心架構平台做相關於802.11n/802.16e 之整合WLAN、WMAN傳收機設計，長期三至十年則於持續開發高性能之4G無線區域網路、無線都會會網路、及多標準之軟體無線電設計、建置交大SOC研究中心之SOC設計環境、建立Pervasive 異質多核心之無線多媒體驗證平台及應用平台之開發。本計畫共分成三個分項計畫，第一分項計畫為 “系統整合發展環境及設計整合”，第二分項計畫為 “多模MIMO OFDM基頻訊號處理關鍵技術開發”，第三分項計畫為 “前瞻MIMO O

48、FDM基頻訊號處理關鍵電路IP設計”。總計畫第一年將完成802.16e與802.11n關鍵IP之soft IP設計及Fixed-point Matlab/C基頻傳收機設計，第二年將視台灣心軟硬體發展系統之開發進度作計畫之配合，若此發展系統仍未臻成熟則本計畫將以發展以FPGA實現之原型雙標準可重組之802.16e/802.11n基頻傳收機及相關關鍵組件Hard IP設計及實現為主，若發展系統成熟則本計畫除了進行前述最佳化hard IP設計外，也擬將所開發之前瞻性、關鍵無線通訊 IP 進行以台灣心為核心架構之最佳編碼實現設計。第三年除了將改善第二年相關台灣心IP設計或以FPGA實現之原型802.1

49、6e/802.11n基頻傳收機及相關關鍵組件Hard IP設計及實現之外，並將依電信國家型科技計畫辦公室及晶片系統國家型科技計畫辦公室之建議設計出相關前瞻性4G soft IPs。所開發之前瞻WMAN與WLAN技術成果將轉移至法人及業界，此技術若結合我國在IC產品上國際領先之整合設計製造產業結構及技術，及我國目前WLAN產品在世界市場之優勢及趨勢來看，本計畫之成果將可順勢幫助我國產業在未來高階WLAN市場及新的廣大WMAN市場獲得先機與佔有率，此外開發出之4G關鍵IP亦可配合國家4G之技術發展規劃，以增加我國在國際之4G競爭力及領先地位。96I515 (96.10.01-97.09.30)-計

50、畫名稱：毫米波CMOS射頻頻率合成器設計(2/3) 研究者：陳巍仁經費來源：行政院國家科學委員會關鍵詞：無線區域網路；無線個人網路；無線廣域網路；頻率合成器隨著無線通訊系統應用之蓬勃發展，各式行動通訊裝置如無線手機、衛星定位系統、及無線區域網路等皆已普及應用到人們日常生活當中。不論是應用在短距離的無線個人網路（WPAN）、中距離的無線區域網路（WLAN）或是長距離的無線廣域網路（WMAN），資料傳輸速率的需求皆日漸提高。無線系統規格如802.11a/b/g、802.15.1a等，已逐漸往更高及更寬的頻段發展，如操作在3.110.6GHz免費頻段之802.15.3a可在10公尺之內傳輸每秒110

51、百萬位元以上的速率。相對的，應用範圍一樣的802.15.3c預計將操作在更高的5764GHz頻段，而資料傳輸的速率高達每秒20億位元以上。未來，為了因應無線傳輸的高畫質電視、家庭劇院或高速乙太網路等的趨勢，操作在30GHz及60GHz頻段的射頻或微波積體電路與系統，將是一個重要的研究主題，而射頻頻率合成器尤為其中關鍵性之零組件。本計畫預計將以130nm90nm之奈米CMOS技術來實現30GHz及60GHz頻段之射頻頻率合成器，並以數位電路技術來大幅強化電路之性能。本技術發展之主要原因有二，第一，目前操作在30GHz及60GHz頻段的高速積體電路，主要是以比一般矽製程更昂貴的元件技術來實現，如-

52、族半導體及SiGe等高速元件。因此，使用奈米CMOS技術將借重其操作頻率的進步來降低硬體成本，使其更適合系統整合及應用於日常生活的消費性電子產品。第二，為了使本子計畫的頻率合成器技術能隨著製程進步能獲得更多好處，我們將開發新式之數位濾波器，其將結合數位邏輯運算技巧達到快速鎖定之目的，同時具備自我校準，及性能最佳化功能。此系統具數位與類比電路之優點，以期能使此技術能在低操作電壓下發揮最大的效能，隨著奈米技術的進步而有更佳的表現。本架構預計將有利於結合基頻之信號處理電路，完成數位式射頻收發機之目標。就頻率合成器而言，其主要的設計考量包括通道頻距，頻率切換速度，及相位雜訊特性等。如何選擇適當的頻率合

53、成器架構以滿足系統規格，為設計之初首需面對之問題。一般傳統架構在奈米技術的製程下，將會面臨到低電壓操作帶來的種種問題，如高增益的電壓控制震盪器所造成的迴路不穩定度及雜訊的敏感度提高等。另外，寬頻的輸出與跳頻速度也是設計重點之一。因此，本子計畫第一階段將採用C-程式及 MATLAB進行系統之行為層級模擬，以有效設計並評估頻率合成器架構之可行性，確實驗證電路架構在相位雜訊、解析度、及跳頻速度等各方面之性能，並據此設計頻率合成器系統參數。第二階段，將針對第一階段所開發之系統架構，使用HSPICE、ADS或Spectre RF做電晶體層級的模擬，將每個小區塊電路一一實現，再利用Cadence整套軟體進

54、行佈局，最後下線製造並量測驗證。NSC 96 -2220-E-009-021 (96N342) -計畫名稱：高速操作及高資料保存特性SONOS型式快閃記憶體之研究(2/3)研究者：莊紹勳經費來源：行政院國家科學委員會關鍵詞：氮化矽記憶體；穿隧氧化層；氧化層劣化；電荷流失；耐久性；資料保存性SONOS 結構的快閃式記憶體，將會是未來一、二十年量產的主要結構。然其瓶頸在：(1) tunnel oxide太薄，(2) 元件高電壓操作所造成的可靠性問題。本計劃著眼於此，規劃一個完整的研究計劃，探討低操作電壓及高可靠度的SONOS Flash cell的設計方式。對於SONOS來說，可靠度及操作速度是兩

55、個主要的議題。而在可靠度議題中，耐久性(endurance)及資料保存性(data retention)是兩個最主要的重點。這幾個議題都是本計劃要充分探討的。本計畫第一年成功的發展適合負邏輯操作的寫入方法，在本計畫第二年的研究中，我們發展一種新型的負邏輯抹除方法順向偏壓輔助電子注入(FBEI, Forward Bias assisted Electron Injection)，並來探討元件用此操作方法的電性及耐久性、資料保存性的表現。實驗結果證實這種低電壓的操作方式在操作速度、可靠性有優異的表現。NSC95-2221-E-009-301-MY3 (95R651-1)-計畫名稱：混合基片奈米CM

56、OS元件技術中各種應力效應對傳輸特性及可靠性影響的研究(1/3)研究者：莊紹勳經費來源：行政院國家科學委員會關鍵詞：金氧半元件；彈道傳輸；應變工程；元件可靠性當超大型積體電路元件進入奈米世代之後(100nm)，元件通道長度將因為進入奈米尺度，載子傳輸的彈道傳輸特性將越來越重要。在本計劃第一年中，吾人將研究應變矽工程(strain engineering)對於CMOS元件的導通電流與其彈道傳輸特性之關聯與影響。而這之中的關聯可以以通道載子向後散射率(channel backscattering rate)以及載子入射速度(injection velocity)，這兩個實驗參數來描述。我們探討了n

57、MOSFET與pMOSFET的通道載子彈道傳輸特性與不同元件基底方向之關聯，藉由選擇不同元件基底方向，可以達成減低通道載子向後散射率以及提高載子入射速度。本次計劃結果指出:(1)對於nMOSFETs而言，(100)的元件基底方向比其他元件基底方向有著較好的載子彈道傳輸特性。另一方面，(2)對於pMOSFETs而言(110)方向的元件其載子彈道傳輸特性相較於其他的方向有更好的載子彈道傳輸特性，又使用通道方向的元件其電流增強性非常顯著。最後針對本次計劃結果，一個關於如何設計一個高效能的CMOS元件的設計準則被提出。將對通道長度為45nm及其以後的CMOS元件設計方向將有顯著貢獻。NSC96-262

58、8-E-009-168-MY3 (96N464)-計畫名稱：張力型矽鍺奈米CMOS元件通道工程及可靠性關鍵問題研究(3/3)研究者：莊紹勳經費來源：行政院國家科學委員會關鍵詞：應變矽鍺技術；元件可靠性；單軸（雙軸）應變矽；金氧半元件在本年度計劃中，我們完成奈米應變矽CMOS元件的可靠性完整分析並提出重要結論。本計劃成果主要分成兩個部分：(1) 針對單軸和雙軸之應變矽N型電晶體和P型電晶體元件之熱載子效應分析，(2) 針對單軸和雙軸之應變矽PMOS元件之負偏壓不穩定(NBTI)效應進行研究和探討。首先，我們觀察N型電晶體元件的熱電子效應，結果單軸的應變矽元件有著較好的熱載子效應可靠度，但是雙軸的

59、矽鍺應變矽元件的熱載子可靠度卻較差，這是因為其擁有嚴重的碰撞離子化效應(impact ionization)。其次，我們觀察到對於P型電晶體元件而言無論是單軸或是雙軸應變矽元件，彼此的熱載子導致的衰退並沒有太大的差異，但是單軸的SiGe S/D strained結構的可靠度和性能表現均較雙軸的應變矽元件理想。最後，我們探討P型電晶體元件的負偏壓不穩定性，我們發現可藉由創新的embedded SiGe S/D結構來抑制並改善SiGe S/D strained 元件的NBTI可靠度。本年度計劃中得到的結果對於如何設計一兼具可靠度和性能表現的奈米級CMOS元件甚有助益，並對目前45nm 元件以下的應

60、變矽電晶體可靠度設計提供了設計準則。NSC96-2221-E-009-185 (96N494)-計畫名稱：單晶片系統設計流程之實體驗證(3/3)研究者：江蕙如經費來源：行政院國家科學委員會關鍵詞：系統晶片；驗證；實體設計；設計流程單晶片系統時代，面對急速增加的設計複雜度，驗證已成為整個設計流程重要的一環。在製程技術不斷演進之下，除了系統層面與邏輯層面之外，實體設計的驗證也日益重要。單晶片系統設計是一顆由許多大小不同，功能迥異的模組組成一個完整的產品的晶片。為了貼近大眾的需求，符合快速便利及可攜性，除功能齊備之外並需具有低功率與高頻率的特性。在本子計劃中，我們將針對單晶片系統設計流程，提出實體驗