数字电路第五章(2)精选教学课件

1、5.3 寄存器和读/写存储器(Register and Random Access Memory)5.3.1 寄存器的主要特点和分类一、 概念和特点1. 概念寄存：把二进制数据或代码暂时存储起来。寄存器：具有寄存功能的电路。2. 特点 主要由触发器构成,一般不对存储内容进行处理。并行输入并行输出FF0 FF1 FFn1D0 D1 Dn1 Q0 Q1 Qn1 控制信号1 0 1 01 0 1 001010101串行输入串行输出二、 分类1. 按功能分基本寄存器移位寄存器(并入并出)(并入并出、并入串出、 串入并出、串入串出)2. 按开关元件分TTL 寄存器CMOS 寄存器基本寄存器移位寄存器多位

2、 D 型触发器锁存器寄存器阵列单向移位寄存器双向移位寄存器基本寄存器移位寄存器(多位 D 型触发器)(同 TTL)5.3.2 基本寄存器 一个触发器可以存储 位二进制信号；寄存 n 位二进制数码，需要 个触发器。1 n一、4 边沿 D 触发器 (74175、74LS175)C11DD0Q0Q0RDC11DD1Q1Q1C11DD2Q2Q2C11DD3Q3Q3RDRDRDFF0FF1FF2FF311CPCR异步清零00000同步送数1d0d1d2d3保 持特点：并入并出，结构简单，抗干扰能力强。二 、双 4 位锁存器 (74116)Latch(一) 引脚排列图和逻辑功能示意图74116Q0 Q1

3、Q2 Q3CRLEAD0 D1 D2 D3LEB异步清零送数控制数码并行输入数码并行输出(二) 逻辑功能清零送数保持三、 4 4 寄存器阵列 (74170、74LS170)(一) 引脚排列图和逻辑功能示意图74170 Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1并行数码输入数 码 输 出AW0、AW1 写入地址码AR0、AR1 读出地址码ENW 写入时钟脉冲ENR 读出时钟脉冲1 2 3 4 5 6 7 816 15 14 13 12 11 10 974170VCC D0 AW0 AW1 ENWENR Q0 Q1D1 D2 D3 AR1 AR0 Q3 Q2

4、地(二) 逻辑功能16个D锁存器 构成存储矩阵能存放4个字: W0、W1、W2、W3Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1FF00FF01FF02FF03FF10FF11FF12FF13FF20FF21FF22FF23FF30FF31FF32FF330000 0 0 10 0 0 1010 0 1 00 0 1 0100 1 0 00 1 0 0111 0 0 01 0 0 01写 入 禁 止000 0 0 0 101 0 0 1 010 0 1 0 011 1 0 0 01 1 1 1 1特点: 能同时进行读写; 集电极开路输出每个字有4位： 5.3

5、.3 移位寄存器一、单向移位寄存器右移寄存器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3时钟方程驱动方程状态方程Di000000001011100000000111100000001011000001101100000101000001000000100000左移寄存器Di左移输入左移输出驱动方程状态方程主要特点：1. 输入数码在 CP 控制下，依次右移或左移； 2. 寄存 n 位二进制数码。N 个CP完成串行输入，并可从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。Q3CPQ0Q1Q2C1

6、1DFF0C11DFF1C11DFF2C11DFF3二、双向移位寄存器(自学)三、集成移位寄存器1. 8 位单向移位寄存器 74164DSA DSB Q0 Q1 Q2 Q3 地1 2 3 4 5 6 714 13 12 11 10 9 874164VCC Q7 Q6 Q5 Q4 CR CP74164Q7Q6Q5Q4Q3Q2Q1Q0CP CRDSA DSB异步清零0 0 0 0 0 0 0 0保持不变0 12. 4 位双向移位寄存器 74LS194(略) 1送数5.3.4 移位寄存器型计数器结构示意图Q0Q1Qn1C11DFF0CPC11DFF1C11DFFn1反馈逻辑电路Dn1D0D1特点：电

7、路结构简单，计数顺序一般为非自然态序，用途极为广泛。一、环形计数器1. 电路组成Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF32. 工作原理1000010000100001有效循环000011110101101011000110001110011101111001111011无效循环3. 能自启动的环型计数器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3&Q0Q1Q2Q31110011100111111110111000110100000010100001000001001101001011011二、扭环形计数器Q0Q1Q2Q3C11

8、DFF0CPC11DFF1C11DFF2C11DFF3 0000100011001110 000100110111111101001010 1101 0110 1001 001001011011有效循环无效循环克服自启动电路：P360 图5.3.16三、最大长度移位寄存器型计数器 (略)5.3.5 读/写存储器 RAM(Random Access Memory)存储单元 存放一位二进制数的基本单元(即位)。存储容量 存储器含存储单元的总个(位)数。存储容量 = 字数（word） 位数（bit） 地址 存储器中每一个字的编号2561，2564 一共有 256 个字，需要 256 个地址10244

9、，10248 一共有 1024 个字，需要 1024 个地址地址译码 用译码器赋予每一个字一个地址N 个地址输入，能产生 2N 个地址一元地址译码(单向译码、基本译码、字译码)二元地址译码(双向译码、位译码) 行译码、列译码一、RAM 的结构存储矩阵读/写控制器地址译码器地址码输入片选读/写控制输入/输出CS R / W I / O 例 对 256 4 存储矩阵进行地址译码一元地址译码D3D2D1D0W0W1W256译码器0 0 1 11 0 1 00 1 1 1A0A1A710.0W11 0 1 08线 256线缺点: n 位地址输入的译码器,需要 2n 条输出线。1 0 1 0二元地址译码

10、Y0Y1 Y15A0A1A2A3X0X1X15行译码器A4 A5 A6 A7列译码器Dout4线 16线1 0.01 0 0 8 位地址输入的地址译码器,只有 32条输出线。25 (32) 根行选择线10 根地址线 2n (1024)个地址25 (32)根列选择线1024 个字排列成 32 32 矩阵当 X0 = 1，Y0 = 1 时，对 0-0 单元读(写)当X31 = 1，Y31 = 1时，对 31-31 单元读(写)例 1024 1 存储器矩阵二、RAM的存储单元1. 静态存储单元基本工作原理：T5T6T7T8DDXiYiSR位线B位线BT5、T6 门控管控制触发器与位线的连通截止截止导

11、通导通0截止截止01导通导通读操作时:写操作时:T7、T8 门控管控制位线与数据线的连通001MOS管为简化画法六管 CMOS 存储单元T1T3T2T4T5T6T7T8VDDDDXiYiNP特点： PMOS 作 NMOS负载，功耗极小，可在交流电源断电后,靠电池保持存储数据.2. 动态MOS存储单元单管MOS存储单元T1CB位线字线C1X写操作:字线为高电平 T1 导通若位线为高电平( 1 )，则C1充电若位线为低电平( 0 )，则C1放电读操作:字线为高电平 T1 导通若U1= “1”，则C1向CB放电使UB= “1”若U1= “0”，则UB= “0”因CBC1 ，在完成读操作后，UB=U1

12、 C1 / （C1+ CB）很小需要高灵敏度读出器，每次读出后需进行“刷新”。门控管三、RAM 容量的扩展1. 位扩展地址线、读/写控制线、片选线并联输入/ 输出线分开使用如：用 8 片 1024 1 位 RAM 扩展为 1024 8 位 RAMI / O10241(0)A0A1 A9R/WCSI / O10241(1)A0A1A9 R/WCSI / O10241(7)A0A1A9 R/WCSA0A1.A9CSR / W00I0I1I7D0D710O0O1O7D0D7 2. 字扩展四、RAM 芯片举例1234567891011122423222120191817161514136116A7A6

13、A5A4A3A2A1 A0D0D1D2GNDVDDA8A9WEOEA10CS D7D6D5D4D3片 选输出使能写入控制输入工作方式I / OCS OE WE A0A10D0D71 0 0 1 稳定0 0 稳定低功耗维持读写高阻态输出输入5.4 顺序脉冲发生器 5.4.1 计数型顺序脉冲发生器顺序脉冲分类计数型移位型1. 由四进制计数器( JK 触发器) 和译码器构成Y0CP1J1KC1FF01J1KC1FF1&11RDRD1CR&Y1Y2Y3CPQ0Q1Y0Y1Y2Y32. 由 D 触发器和译码器构成C11DQ0Q0RDC11DQ1Q1FF0FF1=1CPCRRD111Y0&Y1Y2Y3结果

14、与前同防止竞争冒险5.4.2 移动位型顺序脉冲发生器C11DQ0C11DQ1C11DQ2C11DQ3FF0FF1FF2FF3CPCRRRRR1 状态图同环型计数器，能自启动，只有 4 个有效状态，但不需译码器。(一) 由环型计数器构成CPQ0Q1Q2Q3(二) 由扭环型计数器构成（略）5.4.3 用 MSI 构成顺序脉冲发生器D0D1D2D3LDCRCTTCTPQ0Q1Q2Q3CO74LS16374LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y71D2D3D4D5D6D7D8DCP174LS374EN1Q2Q3Q4Q5Q6Q7Q8Q3位二进制计数译码器缓冲寄存5.5.1 可编程逻辑

15、器件 (PLD)(Programmable Logic Device)一、PLD的基本结构和分类1. 基本结构输入电路与门阵列或门阵列输出电路输入或项输入项积项输出1AAAAAAPLD的输入缓冲电路5.5 可编程逻辑器件和时序逻辑电路的VHDL及其仿真2. 分类(1) 按可编程情况分分 类与阵列或阵列输出电路出现年代PROM固定可编程固定70年代初PLA可编程可编程固定70年代中PAL可编程固定固定70年代末GAL可编程固定可组态80年代初 PROM 可编程只读存储器I2 I1 I0O2 O1 O 0与阵列(固定)或阵列(可编程)缺点： 只能实现标准 与或式 芯片面积大 利用率低,不经济用途：

16、 存储器 函数表 显示译码电路(Programmable Read Only Memory） PLA 可编程逻辑阵列I2 I1 I0O2 O1 O 0与阵列(可编程)或阵列(可编程)优点： 与阵列、或阵列 都可编程 能实现最简与或式 缺点： 价格较高 门的利用率不高(Programmable Logic Array) PAL 可编程阵列逻辑I2 I1 I0O2 O1 O 0与阵列(可编程)或阵列(固定)优点： 速度高 价格低 采用编程器现场 编程 缺点： 输出方式固定 一次编程(Programmable Array Logic) GAL 通用阵列逻辑I2 I1 I0O2 O1 O 0与阵列(可

17、编程)或阵列(固定)优点： 具有 PAL 的功能 采用逻辑宏单元 使输出自行组态 功能更强，使用 灵活，应用广泛 (Generic Array Logic)(2) 按可编程和改写方法分PLD编程方式改写方法特点、用途第一代一次性掩模（厂家）不能改写固定程序、数据、函数表、字符发生器第二代编程器(用户)紫外光擦除先擦除，后编程第三代编程器(用户)电擦除擦除、编程同时进行第四代在系统可编程软件直接在目标系统或线路板上编程(3)按组合、时序分组合型 PAL组合电路PROM、 PLA时序电路时序型 PALGAL(也可实现组合电路)二、PLD的基本原理PROM的原理已在第三章介绍，不赘述。 PAL的输出

18、方式固定而不能重新组态，且编程是一次性的，使用有较大的局限。1. GAL16V的基本结构I00 1 2 3 4 5 6 7 3101234567O输 入 项CPOLMC可编程与阵列输入缓冲输出三态门或阵列隐含其中I00 1 2 3 4 5 6 7 3101234567O0CPOLMC(19)O1OLMC(18)89101112131415I1O7OLMC(12)OEI70 1 2 3 4 5 6 7 312. 输出逻辑宏单元输出逻辑宏单元 (OLMC Out Logic Cell) OLMC 有 5 种不同的输出组态 5种输出组态由结构控制字来决定 通过编程对GAL芯片内部的结构控制字寄存器

19、进行设置(1) OLMC的结构OECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接邻近单元输出I /O(m)VCCAC0AC1(n)AC1(m)接与阵列01两个2选1数据选择器两个4选1数据选择器乘积项数据选择器输出数据选择器0组合输出1寄存器输出三态数据选择器反馈数据选择器反馈OECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接邻近单元输出I /O(m)VCCAC0AC1(n)AC1(m)(2) FMUX的输出

20、与三个结构控制字的关系AC0 AC1 (n) AC1 (m) FMUX的选择 1 0 1 1 0 1 0 0 D 触发器的 Q本单元输出 I /O (n) 邻近单元输出 I /O (m) 地 (3) OLMC 的输出组态SYN AC0 AC1 (n)功 能 注 0 0 0不用 0 0 1不用 0 1 0寄存器输出纯时序输出 0 1 1组合与寄存器输出本宏单元为组合输出，一个以上宏单元寄存器输出 1 0 0纯组合输出无内部反馈和使能控制 1 0 1纯输入方式输入为I /O (m)三态门禁止1 1 0不用 1 1 1组合输出组合I /O 输出,乘积项P1控制输出使能3. GAL的主要特点(1) 通

21、用性强 每一个OLMC均可组态成组合或时序电路 输入引脚不够时可将OLMC组合成输入端 可构成较复杂的时序电路(2) 100%可编程 可重复擦写上百次甚至万次, PAL为一次编程(3) 100%可测试(4) 隐含成本低 与原始成本大致相同4. 几种常见的GAL器件型 号与阵列规模(乘积项输入项)OLMC最大输出数特 点GAL16V864 328普通型GAL20V864 408普通型isp GAL16Z864 328可擦写万次GAL39V1864 7810与、或阵列均可编程三、高密度可编程逻辑器件HDPLD四、PLD编程是一种高密度、高性能的超大规模集成电路分类阵列型 HDPLD单元型 HDPL

22、D在GAL基础上发展起来主体为与、或阵列由许多逻辑宏单元组成阵列5.5.2 时序逻辑电路的VDHL描述及仿真例5.5.1 十进制计数器的VHDL描述及仿真LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 isPORT (cp : INSTD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END count10;ARCHITECTURE one OF count10 IS SIGNAL count :STD_LOGIC_VE

23、CTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp) BEGIN IF cpEVENT AND cp=1 THEN IF count =1001 THEN count =0000; ELSE count = count +1; END IF; END IF; END PROCESS; q= count;END one;例5.5.2 4位基本寄存器的VHDL描述及仿真LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY registerb isPORT (cp,reset : INSTD_LOGIC; data : IN STD_

24、LOGIC_VECTOR(3 DOWNTO 0);q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END registerb;ARCHITECTURE one OF registerb IS BEGIN PROCESS (cp)BEGIN IF cpEVENT AND cp=1 THEN IF reset=1 THEN q=0000; ELSE q= data; END IF; END IF; END PROCESS;END one;第五章 小 结一、时序逻辑电路的特点数字电路逻辑功能组合逻辑电路时序逻辑电路（基本构成单元 门电路）（基本构成单元 触发器）任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。1. 逻辑功能：2. 电路组成：与时间因素( CP )有关；含有记忆性的元件( 触发器 )。二、时序电路逻辑功能的表示方法逻辑图、逻辑表达式、状态表、卡诺图、状态转换图（简称状态图）和时序图三、时序电路的基本分析方法实质：逻辑图状态图