信息与通信触发器和时序逻辑电路

1、信息与通信触发器和时序逻辑电路 时序逻辑电路不仅具备组合逻辑电路的根本功能，还必须具备对过去时刻的状态进展存储或记忆的功能。具备记忆功能的电路称为存储电路，它主要由各类触发器组成。时序逻辑电路一般由组合逻辑电路和存储电路存储器两局部组成，其构造框图如图9-1所示。 时序逻辑电路的根本单元是触发器，触发器是一种具有记忆功能的单元电路，它有0和1两种稳定状态。当无外界信号作用时，保持原状态不变；在输入信号作用下，触发器可从一种状态翻转到另一种状态。 图9-2为触发器的电路符号示意图，它有两个输出端，分别用Q和表示。要注意是在Q上加一条划线，在图中引出线上加一个小圈，在逻辑表示中就是取反“非的含义，

2、即说明两个输出端的状态是相反的，当Q=0时，=1；反之，当Q=1时，=0。触发器一般有1个以上的输入端，此外还有一个触发信号输入端。下一页返回 触发器种类很多，根据电路构造，可分为根本触发器、同步触发器、主从触发器和边沿触发器等；根据逻辑功能，又可分为RS触发器、JK触发器、D触发器和T触发器等。 根本RS触发器 根本RS触发器构造最为简单，是其它各种触发器的根本单元。 1电路组成 图9-3a所示是由两个与非门组成的根本RS触发器。它由两个与非门电路穿插连接而成。其中 和 是两个输入端，Q和 是两个互补的输出端，通常规定端的状态为触发器的状态。 2工作原理 上一页返回下一页 1当 =1、 =0

3、时，触发器置1。因 =0，与非门G1的输出 Q=1，与非门G2的输入都为高电平1，使输出 =0，即触发器被置1。这时，即使 =0的信号消失，因 =0反响到G1的输入端，Q端仍保持1状态。因为是在 端输入低电平，将触发器置1，所以称 端为置1端，也称置位端。 端是输入低电平有效。 2当 =0、 =1时，触发器置0。因 =0，与非门G2的输出=1，与非门G1的输入都为高电平1，使输出 Q =0，即触发器被置0。这时，即使 =0的信号消失，因 =1反响到G1的输入端，Q端仍保持0状态。因为是在 端输入低电平，将触发器置0，所以称 端为置0端，也称清零端或复位端。 3当 = =1时，触发器保持原状态不

4、变。假设触发器原处于Q =0， =1的0状态时，Q=0反响到G2的输入端，使与非门G2的输出 =1， =1又反响到G1的输入端，这样，与非门G1的输入都为高电平，输出Q =0，即电路保持0状态；假设触发器原处于 Q=1， =0的1状态时，电路同样保持1状态。上一页返回下一页 4当 = =0时，触发器状态不定。当 = =0时，输出Q= =1，这不符Q与 互补的关系。而且，当 = =0的信号同时消失或同时变为1时，Q与 的状态将是不定状态，可能是0状态，也可能是1状态。正常工作时，不允许 和 同时为0。 根本RS触发器的逻辑符号如图9-3b所示，图中 和 端的小圆圈以及表示 、 上面的非号均表示低

5、电平有效。 表9-1是由与非门组成的根本RS触发器的逻辑状态表。表中 表示触发器在接收信号之前所处的状态，称为初态； 表示触发器在接收信号后建立的新的稳定状态，称为次态。“号表示不定状态，即输入信号消失后触发器状态可能是“0，也可能是“1。 由以上分析可知：根本RS触发器有两个状态，它可以直接置“0或置“1，并具有记忆功能。 同步RS触发器 上一页返回下一页 在数字系统中，为协调各局部的动作，常常要求某些触发器于同一时刻动作。因此，必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，或称为时钟信号，简称时钟，用CP表示。 这种受时钟信号控制的

6、触发器统称为时钟触发器，以区别于像根本RS触发器那样的直接置位、复位触发器。 1电路构造 图9-4 是同步RS触发器的逻辑图，在图中可以看到“与非门G1、G2构成根本RS触发器，在此根底上，又加了两个“与非门G3、G4，它们构成导引电路，它们的输入端S，R分别是置“1端和置“0，CP是起辅助控制作用的信号输入端，称为时钟脉冲端。在脉冲数字电路中，经常用同一个时钟脉冲信号来控制触发器的翻转时刻。这个时钟脉冲信号可以是正脉冲高电平信号，也可以是负脉冲低电平信号。本同步RS触发器使用正脉冲信号。上一页返回下一页 2)逻辑功能分析 1CP0时， G3、G4被封锁，两个门的输出均为1,此时根本RS触发器

7、的,触发器的输出状态及将保持不变。 2CP1时，触发器才会由R、S端的输入状态来决定其输出状态。 当S1、R0时，“与非门G3输出为“0，向“与非门G1送一个置“1的低电平负脉冲，使Q1；同时“与非门G4输出为“1，使得0，同步RS触发器被置位。 当S0、R1时，“与非门G4输出为“0，向“与非门G2送一个置“1的低电平负脉冲，使1；同时“与非门G3输出为“1，使得Q0，同步RS触发器被复位。 当SR0时，使“与非门G3、G4输出为“1，根本RS触发器保持原状，也就是同步RS触发器保持原状。 当SR1时，将使“与非门G3、G4输出均为“0，使Q和端都为“1，待时钟脉冲过后，触发器的状态是不确定

8、的，上一页返回下一页 因此，这种情况是不允许的。该同步RS触发器的特性表如表9-2所示。 在使用同步RS触发器的过程中，有时还需要在CP信号来到之前将触发器预先置成指定的状态，为此在实用的同步RS触发器上往往还设置有专门的异步置位输入端和异步复位输入端，如图9-5所示。 只要在或端参加低电平，就可以立即将触发器置“1或置“0，而不受时钟信号和输入信号的控制。所以，将称为异步置位端，将称为异步复位端，触发器在时钟信号控制下正常工作时应使和接高电平。但在实际使用过程中，用或将触发器置位或复位应当在CP0的状态下进展，否那么当或返回高电平以后预置的状态不一定能保存下来。 3动作特点 当CP1的全部时

9、刻，输入端S和R的信号都能通过“与非门G3、上一页返回下一页 G4加到根本RS触发器上，所以在CP1的全部时间里，输入端S和R的变化都将引起触发器输出状态的变化，这就是同步RS触发器的动作特点。显然CP1的时间不能太长，否那么将降低电路的抗干扰能力。 为了提高触发器的抗干扰能力，在电路上又做了改进，使触发器的输出状态仅仅取决于时钟脉冲到达的瞬间，如果触发器的状态变化发生在时钟脉冲的上升沿，就称为上升沿触发或正边沿触发；反之，如果触发器的状态变化发生在时钟脉冲的下降沿，那么称为下降沿或负边沿触发。这种触发器称为边沿触发器，相应的逻辑符号如图9-6所示。 3 JK触发器 JK触发器有两个输入控制端

10、，分别用J和K表示，这是一种逻辑功能齐全的触发器，它具有置0、置1、保持和翻转四种功能。它的逻辑符号如图9-7所示，分为上升沿触发和下降沿触发两种类型，使用时要根据触发器信号特点适中选择。上一页返回下一页 当J0，K1时，时钟脉冲CP来到后，Qn+10，n+1=1,触发器置0； 当J1，K0时，时钟脉冲CP来到后，Qn+11，n+1=0,触发器置1； 当J0，K0时，时钟脉冲CP来到后，Qn+1Qn，n+1=n，触发器置保持原来状态； 当J1，K1时，时钟脉冲CP来到后，Qn+1n，n+1=Q n，触发器翻转。即假设初态为0，那么次态为1；假设初态为1，那么次态为0。说明每参加一个时钟脉冲，触

11、发器的状态就翻转一次，这种功能又称为计数功能。JK触发器的特性表如表9-3所示。 根据特性表列出逻辑表达式并化简，得到特性方程：Qn+1JnQn。可以看出JK触发器输入状态的任意组合都是允许的，而且在CP到来后，触发器的状态总是确定的。D触发器上一页返回下一页 D触发器也是一种边沿触发器，它的逻辑功能是在时钟脉冲CP的作用下，进展置1或置0。如图9-8所示为上升沿触发的D触发器的逻辑符号。 当D0时，时钟脉冲CP到来后，Qn+10，n+1=1,触发器置0； 当D1时，时钟脉冲CP到来后，Qn+11，n+1=0,触发器置1。 为异步置位端，为异步复位端。 D触发器的特性表如表9-4所示。 由特性

12、表可以得出D触发器得特性方程：Qn+1D。 T触发器 T触发器也是一种边沿触发器，它的逻辑功能是在时钟脉冲CP的作用下保持和翻转计数功能。图9-9为下降沿触发的T触发器的逻辑符号。 上一页返回下一页 当T0时，时钟脉冲CP到来后，Qn+1Qn，n+1=n，触发器保持原来状态。 当T1时，时钟脉冲CP到来后，Qn+1n，n+1= Qn，触发器翻转。 T触发器的特性表如表9-5所示。 由特性表可以得出T触发器得特性方程：Qn+1TnQn。上一页返回 9.2.1 同步计数器 在数字系统中使用得最多得时序电路之一就是计数器，它不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进

13、展数字运算。 触发器得种类繁多，如果按触发方式分，计数器可分为同步式和异步式。在同步计数器中，所有触发器用同一个时钟脉冲作为触发脉冲，在此时钟脉冲作用下，所有触发器的状态同时更新；而在异步触发器中，触发器更新状态的时刻是不一致的。 如果按计数过程中计数器的数字增减分类，又可以把计数器分为加法计数器、减法计数器和可逆计数器。随着计数器脉冲的不断输入而作递增计数的叫加法计数器，作递减计数的叫减法计数器，可增可减的叫可逆计数器。 如果从进位制来分，有二进制计数器、二十进制计数器等。 如果按计数容量即计数模分类，有十进制计数器、十二进制返回下一页 计数器、六十进制计数器等等。 由三个JK触发器构成的三

14、位二进制同步加法计数器如图9-10所示，所有计数器是共用一个时钟脉冲的，因此它们将同时翻转。 (1)写控制端的逻辑表达式 1第一个触发器F0，每来一个计数脉冲就翻转一次，故J0 = K0 = 1 2第二个触发器F1，当Q01时来一个计数脉冲才翻转一次，故J1 = K1 = Q0 3第二个触发器F2，当Q1Q011时，来一个计数脉冲才翻转一次，故J2 = K2 = Q1 Q0 (2)列出状态转换表，分析其状态转换过程。表9-6 三位二进制同步加法计数器的状态转换表 3画出波形图如图9-11所示 9.2.2 异步计数器 异步计数器在做“加1计数时是采取从低位到高位逐位进位的方式工作的，所以，其中的

15、各个触发器不是同步翻转的。 图9-12是由下降沿触发的T触发器T触发器是令JK触发器上一页返回下一页 的J=K=1而得到的组成的3位二进制异步加法计数器。因为所有的触发器都是在时钟信号下降沿动作，所以只要将低位触发器的Q端接至高位触发器的时钟输入端就行了。当低位由1变0时，Q端的下降沿正好可以作为高位的时钟信号。最低位触发器的时钟信号CP0就是要记录的计数输入脉冲。表9-7为该计数器的状态转换表。 根据T触发器的翻转规律即可画出在一系列CP0脉冲信号作用下Q0、Q1、Q2的电压波形，如图9-13所示。 计数器应用非常广泛，所以也有较多型号的计数功能芯片。下面以74LS90为例，介绍集成计数器电

16、路的功能及使用方法。 74LS90是一个14脚的芯片，它的内部是一个二进制计数器和一个五进制计数器，下降沿触发。引脚排列如图9-14所示。 引脚功能如下：上一页返回下一页 脚1：五进制计数器的时钟脉冲输入端。 脚2和3：直接复位清零端。 脚4、13：空脚。 脚5：电源5V。 脚6和7：直接置9端。 脚9、8、11：五进制计数器的输出端由低位到高位排列。 脚10：接地。 脚12：二进制计数器的输出端。 脚14：二进制计数器的时钟脉冲输入端。 由以上引脚功能可以看出利用12脚和14脚可以作为一个一位二进制计数器即一个触发器；利用1脚和9、8、11脚可以直接作为一个五进制计数器。如果要构成十进制计数

17、器可以有两种方法：一种是14脚作为时钟脉冲输入端，12脚和1脚直接相连，上一页返回下一页 输出端由高到低的排列顺序位11、8、9、12，构成8421BCD码二十进制计数器；另一种1脚作为时钟脉冲输入端，11脚和14脚直接相连，输出端由高到低的排列顺序为12、11、8、9，构成5421BCD码二十进制计数器。此两种具体连接方法见图9-15。 74LS90除了时钟输入端和输出端外，还有两个复位端和两个置9端8421码时。当两个置9端同时为“1时，11、12脚输出为“1，8、9脚为“0；当两个置9端至少有一个为“0，而两个清零端同时为“1时，输出全为“0。正常计数时，清零端和置9端中都必须至少有一个

18、为“0。构成其它进制的计数器电路时，就是要利用这些端的作用，使计数过程跳过某些状态，到达形成其它进制的计数器。例如，要用74LS90构成一个六进制计数器，计数过程见状态转换真值 表9-8。在触发器的状态为0101后，再来一个CP脉冲，电路的状态回到0000，这就需要在计数器出现0110时，使复位端为上一页返回下一页 “1，计数器状态恢复到初始的0000，这种方法称为反响复位法。 反响复位法的反响信号选择及连接特点：利用74LS90构成n进制计数器时，由表示十进制数n的二进制代码中找出“1所对应的Q端，从这些“1端取出反响信号，送入与门，与门的输出端接复位端。 当要构成多位十进制计数器时，就要将

19、两个或多个74LS90连接起来，方法是将相邻两个芯片的高位芯片的时钟输入端接低位芯片的最高位信号输出端，形成十进制的进位关系。利用异步清零和异步置9端，也可以形成由某些状态构成的计数器。图9-16是用两个74LS90构成的8421BCD码24进制计数器。上一页返回 存放器用来暂时存放参与运算的数据和运算结果，存放器可以由触发器等组成，因为一个触发器中只能存放1位二值仡码，所以用N个触发器组成的存放器能存储一组N位的二值代码。此外为了实现存放器的置“1、罬“0功能及控制输入输出，还应有必要的控制电路与触发器相结合。 存放器存放数码的方式有并行和串行两种，并行的方式就是每一位数码都有一个相应的输入

20、端，当控制信号降临时，数码从各自对应的输入端同时输入到存放剨中。这种方式的优点是存入速度快，但缺点是使用的输入导线也较多。串行方式就是整个存放器只有一个输入端，数码照一定的规律逐位输入到存放器中，每来一个控制号，存放一。假设有一个八位的数码存放器，要存满八位数码就要有八个控制脉冲信号。很显然，这种方式速度比较慢，但传输线少，适合远距离传输。 同样，存放器数码的输出也有并行和串行两种方式。在并行方式中，存放器输出端引脚数目等于它所存放数码的位数，输出返回下一页 时，各位数码同时在各自对应的输出端出现。而串行方式那么是数码的各位都按照一定规律从同一个输出端逐位输出，因此需要与数码位数一样数量的脉冲

21、控制信号才能取出整个数码。 下面介绍几种常用的存放器。 如图9-17所示是一个由D触发器构成的四位二进制数码存放器。它采用并行输入并行输出的方式，当把要存入的四位二进制数码A3、A2、A1、A0分别对应接入四个触发器的输入端D端，四个触发器的时钟脉冲输入端连在一起作为接收信号的控制输入端，当有存放信号CP上升沿时，四位待存的数码同时存入对应的触发器，使Q3Q2Q1Q0A3A2A1A0，完成了接收和存放的功能。 输出控制是借助了四个与门构成的，当输出信号高电平上一页返回下一页 脉冲信号同时加到四个与门的输入端，那么四位数码A3A2A1A0同时出现在输出端，完成了输出功能。 由分析可见，存放器中的

22、数码可以反复输出，每当存放器按照接收脉冲存入新数码时，存放器中原来存入的数据就自行去除。 移位存放器除了具有存储数码的功能以外，还具有移位功能。所谓移位功能，是指存放器里存储的数码能在移位脉冲的作用下依次左移或右移。因此，移位存放器不但可以用来存放代码，还可以用来实现数据的串行并行转换、数值的运算以及数据处理等。 图9-18所示电路是由边沿触发构造的D触发器组成的四位移位存放器。其中第一个触发器F0的输入端接收输入信号，其余的每个触发器输入端均与前边一个触发器的Q端相连。 因为从CP上升沿到达开场到输出端新状态的建立需要经过一段上一页返回下一页 传输延时，所以当CP的上升沿同时作用于所有的触发

23、器时，它们输入端D端的状态还没有改变。于是F1按Q0原来的状态翻转，F2按Q1原来的状态翻转，F3按Q2原来的状态翻转。同时，加到存放器输入端D1的数码存入F0。总的效果相当于移位存放器里原有的数码依次右移了一位。 例如，在四个时钟周期内输入数码依次位1011，而移位存放器的初始状态为Q0Q1Q2Q30000，那么在移位脉冲CP的作用下，移位存放器里数码的移动情况将如表9-9所示。 图9-19给出了各触发器输出端在移位过程中的电压波形图。 可以看到，经过四个CP信号以后，串行输入的四位代码全部移入了移位存放器中，并在四个触发器的输出端得到了并行输出的代码。所以，利用移位存放器可以实现代码的串行

24、并行转换。如果首先将四位数据并行地置入移位存放器的四个触发器中，然后连续参加四个移位脉冲，那么移位存放器里的四位代码将从串行输出端D0依次送出，从而实现了数据的并行串行转换。上一页返回 在同步时序电路中，作为时钟信号的矩形脉冲控制和协调着整个系统的工作。获得矩形脉冲的方法有两种：一种是利用各种形式的多谐振荡器电路直接产生所需要的矩形脉冲；另一种是通过各种整形电路把已有的周期性变化波形变换成符合要求的矩形脉冲。 为了定量描述矩形脉冲的特性，通常给出图9-20中所标注的几个主要参数。 脉冲周期T周期性重复的脉冲序列中，两个相邻脉冲之间的时间间隔。 脉冲宽度Um脉冲电压的最大变化幅度。 脉冲宽度TW

25、从脉冲前沿到达0.5Um起，到脉冲后沿到达0.5Um为止的时间。 上升时间tr脉冲上升沿从0.1Um上升到0.9Um所需要的时间。返回下一页 下降时间tf脉冲下降沿从0.9Um下降到0.1Um所需要的时间。 9.4.2 555定时器 555定时器是一种将模拟功能和数字功能巧妙地结合在一起的中规模集成电路。其电路功能灵活，应用范围广，只要外接少量的阻容元件，就可以很方便地构成施密特触发器、单稳态触发器和多谐振荡器等电路。因而在信号的产生与变换、自动检测及控制、定时和报警、家用电器等方面都有广泛的应用。 1电路构造 图9-21 (a)是555定时器内部组成框图。它主要由两个高精度电压比较器A1、A

26、2，一个RS触发器，一个放电三极管T和三个5K电阻的分压器而构成。 1电阻分压器 由3个5K的电阻串联起来构成分压器555也因此而得名，上一页返回下一页 为电压比较器A1和A2提供两个基准电压。比较器A1的基准电压为，A2的基准电压为。假设在控制端外加一控制电压，那么可改变两个电压比较器的基准电压。 2电压比较器 A1和A2是两个构造完全一样的高精度电压比较器，分别由两个集成运放构成。比较器A1的同相输入端接基准电压，反相端TH称为高触发端。比较器A2的反相输入端接基准电压，同相输入端为低触发端。 3根本RS触发器 RS触发器是由两个与非门组成，、端均为低电平有效。电压比较器的输出端控制触发器

27、输出端的状态。 它的各个引脚功能如下： 脚1：外接电源负端VSS或接地，一般情况下接地。 脚8：外接电源VCC，双极型时基电路VCC的范围是4.5 16V，上一页返回下一页 CMOS型时基电路VCC的范围为3 18V。一般用5V。 脚3：输出端Vo 脚2：低触发端 脚6：TH高触发端 脚4：是直接清零端。当端接低电平，那么时基电路不工作，此时不管、TH处于何电平，时基电路输出为“0，该端不用时应接高电平。 脚5：VC为控制电压端。假设此端外接电压，那么可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01F电容接地，以防引入干扰。 脚7：放电端。该端与放电管集电极相连，用做定时

28、器时电容的放电。 2逻辑功能 定时器的工作状态取决于电压比较器A1、A2，它们的输出控制上一页返回下一页 着RS触发器和放电管T的状态。在1脚接地，5脚未外接电压，两个比较器A1、A2基准电压分别为，当高触发端TH的电压高于时，上比较器A1输出为低电平，使RS触发器置“0，即Q0，=1使放电管T导通；当低触发端的电压低于时，下比较器A2输出为低电平，使RS触发器置“1，即Q1，=0，使放电管T截止。当TH端电压低于，端电压高于时，比较器A1、A2的输出均为“0，放电管T和定时器输出端将保持原状态不变。555定时器的功能表如表9-10所示。 清零端高触发端TH低触发端Qn+1放电管T功能00导通

29、直接清零10导通置011截止置11Qn不变保持 1电路构造 施密特触发器是脉冲波形变换中经常使用的一种电路。将555定时电路中的2，6引脚连接，就构成了施密特电路。如图9-22所示。上一页返回下一页 2电压传输特性 图9-23a所示为施密特触发器的电压传输特性。按曲线中所标箭头方向观察可见，当输入电压由小到大或超过正向阈值电压UT+时，输出由高电平翻转为低电平。反之，输入电压由大到小，到达或小于负向阈值电压UT-时，输出由低电平翻转为高电平。也有输出状态与上述相反的电路，其电压传输特性如图9-23b所示。 由传输特性可见，使电路由高电平翻转为低电平和由低电平翻转到高电平所需要的触发电压不同，这

30、种现象称为回差。回差电压为正向阈值电压UT+与负向阈值电压UT-之差，即UTUT+UT- 。 施密特触发电路的应用 1波形变换: 将边沿变化缓慢的周期性信号变换为边沿很陡的矩形脉冲信号。如图9-24所示。上一页返回下一页2脉冲整形：在数字系统中，矩形脉冲经传输后往往发生波形畸变，可以用施密特触发器整形而获得比较理想的矩形脉冲波形，如图9-25所示。 3脉冲鉴幅：可在输入的一系列幅度各异的脉冲信号中 选出幅度大于某一定值的脉冲输出，如图9-26所示。 9.4.4 单稳态触发器 单稳态触发器也是最常用的整形电路，被广泛用于脉冲整形、延时产生滞后于触发脉冲的输出脉冲以及定时产生固定时间宽度的脉冲信号

31、等。它的工作特性如下： 1)有稳态和暂稳态两个不同的工作状态； 2在外界触发脉冲作用下，能从稳态翻转到暂稳态，在暂稳态维持一段时间以后，电路能自动返回稳态； 3暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。上一页返回下一页 1电路构造 用555定时器构成的单稳态触发电路和工作波形如图9-27所示。 2工作原理 接通电源后，未加负脉冲，而C充电，上升，当时，电路输出为低电平，放电管T导通，C快速放电，使 = 0。这样，在加负脉冲前，为低电平，= 0，这是电路的稳态。在时刻负跳变端电平小于，而 = 0TH端电平小于，所以输出翻为高电平，T截止，C充电。按指数规律上升。时，负

32、脉冲消失。时上升到此时TH端电平大于，端电平大于，又自动翻为低电平。在这段时间电路处于暂稳态。t t2，T导通，C快速放电，电路又恢复到稳态。由分析可得： 可见脉冲宽度与R、C有关，而与输入信号无关，调节R和C可改变输出脉冲宽度上一页返回下一页 3单稳态触发器的应用 1脉冲整形：将输入的不规那么脉冲整型为具有一定幅度和一定宽度的脉冲。 图 9-28 用单稳态电路进展脉冲整形 2脉冲延时：假设单稳态电路输入触发脉冲为负脉冲，输出为正脉冲，那么输出脉冲的下降沿比触发脉冲的下降沿在时间上延迟，这样，假设用输出下降沿去控制其它电路，就比直接用输入触发脉冲控制延迟了，从而实现了延时控制。 图 9-29 用单稳态电路进展脉冲延时 9.4.5 多谐振荡器 多谐振荡器是一种产生矩形波的自激振荡器，它不需要外加触发信号便能自动地产生矩形脉冲。它只有两个暂稳态，又称无稳态电路。由于矩形脉冲波是由基波和许多高次谐波组成的，故称为多谐振荡器。上一页返回下一页 1电路构造 用555定时器构成多谐振荡器的电路和工作波形如图9-30所示 2工作原理 接通电源后，假定VO是高电平，那么T截止