s全局时序约束实验

1、全局时序约束介绍在本实验中你将可以用全局时序约束来轻松提高已有的项目的系统时钟频率 同时你还可以用后静态时序以及布局布线后静态时序来分析你的设计性能目标完成本实验后 你将能够用 Xilinx 的约束编辑器输入你的全局时序约束通过查看后静态时序来确定你的时序约束是否可实现来确定针对每个时序约束的最长约束路径利用布局布线后静态时序设计描述及其它信息时序的分析时序可以让你确定为什么你的时序约束会失败 同时也可知道哪些约束路径是满足的哪些是不满足的当你打开一个时序分析时 时序分析器工具被用来生成你的时序时序分析器图形用户界面GUI 包括三个窗口(如图 8b-1)在左侧是一个层次化浏览器窗口 可以让你非

2、常容易地查看较大的Ch.8b-3and1-877-XLX-CLAS层次化浏览器约束列表路径详细信息窗口图 8b-1. 时序分析器图形用户界面在右侧偏下的窗口是路径详细信息窗口这个窗口中是时序的实际文本较上的窗口显示的是目前你在路径详细信息窗口查看的是时序中的哪一个单元约束 被分析路径数目 出错数目最长路径最少差异 路径时信息概况详细路径描述总的时延 分为逻辑时延和布线时延图 8b-2. 详细的路径分析Ch.8b-4and1-877-XLX-CLAS延详细的路径分析 图 8b-2 包含了时延路径的丰富信息 包括差别 约束和实际路径长度的差异 负差别表明该路径不能满足约束路径起点和路径终点沿着路径

3、的各段时延信息列表 缩略语与在时延路径上的每个网络的扇出数目路径上的总的时延中一致逻辑和布线间各占的百分比 这给了你这样一个信息 是不是你的时延路径布局不好 过程注意: 当用 Toolwire 来做这个实验时下面而不是 C:下面所有的程序文件和项目都放在卷标 U:Ch.8b-5and1-877-XLX-CLAS打开 FlowLabTC 项目第一步打开 ISE 项目导航器并打开位于路径 C:trainingfundlabstime_const1下的 FlowLabTC 项目 应用程序打开 Xilinx 的 ISE 5 Programs Xilinx依次选择开始菜单 StartISE 5 项目导航

4、器 Project NavigatorFile 打开项目 Open Project在项目导航器中 选择文件这样就会打开一个新的项目窗口(如图 8b-3)图8b-3 打开项目窗口利用下拉箭头浏览到 C:trainingfundlabstime_const1或选择 FlowLabTC 项目点击打开 OpenCh.8b-6and1-877-XLX-CLAS打开约束编辑器第二步打开约束编辑器并选择全局选项卡在当前源文件进程窗口 展开用户约束 然后双击建立时序约束来打开约束编辑器图8b-4 当前源文件进程窗口在约束编辑器中 确定选择的是全局选项卡图8b-5. 全局选项卡Ch.8b-7and1-877-X

5、LX-CLAS输入周期约束第三步为 wr_clk_in 输入一个周期为 25 纳秒的约束将TS_wr_clk_intimespec 取名为双击在周期这一列表头下方与 CLK 时钟信号相对应的方框周期窗口让你输入你的周期约束这样就可以打开一个时钟图8b-6 时钟周期窗口如果还未指定 timespec 名称则输入 timespec 名称TS_wr_clkin注意 所有的 timespec 的名称都必须以 TS 或ts 开始指定周期约束为 25 ns点击 OKCh.8b-8and1-877-XLX-CLAS输入偏置约束第四步相对于 clk 输入偏置输入约束为 4.5 纳秒 而偏置输出约束为 9 纳秒

6、然后退出约束编辑器双击管脚到建立列表头下方的方框 (如图 8b-7)输入一个 4.5 ns 的约束这是一个偏置输入约束点击 OK双击时钟到管脚列表头下方的方框输入一个 9ns 的约束这是一个偏置输出约束点击OK图8b-7时序约束编辑器选择文件 保存选择文件 退出 以退出约束编辑器Ch.8b-9and1-877-XLX-CLAS实现设计并分析时序第六步实现设计并查看后静态时序和布局布线后静态时序完成本单元中的表一和表二的填充在当前源文件进程窗口中 展开实现设计这一行现在展开这一行展开生成后静态时序这一行双击后静态时序这样将会实现设计一直到 MAP 这一步 生成后静态时序并用时序分析器打开 时间这

7、样就可以让你能够确定你的时序约束是否可实现 避免浪费布局布线的?1. 完成下表中标题为后t-Map 的一行的填充 (图 8b-8).图 8b-8. 表一将你的与本实验的解答单元中的结果进行比较退出时序分析器回到当前源文件进程窗口 展开布局布线这一行然后展开生成布局布线后静态时序这一行?2. 完成下表中标题为布局布线后t-P&R 的一行的填充 (图 8b-9).图 8b-9. 表二将你的与本实验的解答单元中的结果进行比较Ch.8b-10and1-877-XLX-CLAS表二周期约束偏置输入约束偏置输出约束第一次的 TimeSpec25 ns4.5 ns9 ns布局布线后表一周期约束偏置输入约束偏

8、置输出约束第一次的 TimeSpec25 ns4.5 ns9 ns后结论利用时序约束是与实现工具交流你的性能期望的最好方法 Xilinx使用约束编辑器来输入你的时序约束当实现工具对你的设计布局布线时 你必须确定所有的时序约束都是可实现的 你可以通过检查逻辑时延来做到这一点 这将避免你将时间浪费在那些极少机会甚至没有机会满足时序目标的设计的布局布线中 你可以从后静态时序中获得关于时序性能的估计值当实现完成后 必须用时序分析器生成的布局布线后静态时序序约束或用户时序来验证时虽然在本实验中并不是所有的约束都满足要求现选项来改进结果但是可以在实现选项实验中通过利用实Ch.8b-11and1-877-XLX-CLASA解答实验解答仅仅列出了代表性的示例的由于你使用的的版本 补丁以及操作系统的不同 你获得的结果可能会有所不同1. 完成下表中标题为后的一行的填充t-Map4.完成下表中标题为布局布线后t-P&R的一行的填充Ch.8b-12and1-877-XLX-CLAS表二周期约束偏置输入约束偏置输出约束第一次的 TimeSpec25 ns4.5 ns9 ns布局布线后VHDL:24.23 ns Verilog:6.81 nsVHDL: .4.28 ns Verilog:5.03 nsVHDL