《可编程逻辑系统设计》试卷 2011-2012期末考试卷

1、因为试卷带不出来，所以就抄了一些比较重要的可能会错的题目，师弟师妹们可以用来参考。物理与电信工程学院2011 /2012学年（2）学期期末考试试卷可编程逻辑系统设计试卷（A 卷）一|名词解析（别幼稚地去背什么是ASIC、FPGA了。TAT。本题10分呐）1、自上而下的设计方法2、时序逻辑电路二、填空题1、VHDL设计实体的基本结构由库、程序包、实体、结构体和配置组成。2、在VHDL中，为目标变量赋值的符号是 := ，程序中为信号赋值的符号是 = 3、VH DL的三种描述方式是 、 、 。4、VHDL中有四种数据对象，分别为 常数 、 变量 、 信号 和文件三、选择题（一共10题，20分）1、在

2、VHDL中idata是一个信号，数据类型为std_logic_vector，指出下面错误的是（D）A、idata=”00001111”B、idata=b”00001111”C、idata=x”AB”D、idata=B”21”2、在下列标识符中，（A）是VHDL错误的标识符A. 4h_add B. h_adde4 C. h_adder_4 D._h_adde3、在VHDL的端口声明语句中，用（A ）声明端口为输入方向。 A、IN； B、OUT； C、INOUT； D、BUFFER4、下列表达式错误的是（A）A、CONSTANT Vcc:REAL:=”0101”;B、CONSTANT DELY:T

3、IME:=100ns;C、CONSTANT FBUS:BIT_VECTOR:=”0101”;D、CONSTANT CNT:INTEGER:=9;5、下列语句中，属于顺序语句的是（）A、进程语句 B、IF语句 C、元件例语句 D、条件赋值语句6、以下哪个语句是错误的（D）A、a=b AND c AND d AND eB、a=b OR c OR d OR eC、a=(b NAND c) NAND d) AND eD、a=b AND c OR d AND e四、改错题（2题）1、A的数据类型为INTEGER，B的数据类型为STD_LOGIC。判断以下程序是否正确,如果错误请说明原因并改错。ARCHI

4、TECTURE test OF test ISBEGINB=A;END test;答：数据类型不用，要转化，自己看书怎么转化吧2、题目太长了没抄下来，考点是CASE语句中必须包含所有的可能性。题中是“00”“01”“10”，少了“11”。五、判断程序实验什么功能1、注意是同步还是异步复位跟置位。2、忘记了。= =。是个四位的带进位输入输出的加法器。七、使用IF语句设计一个带有同步复位功能的8位二进制加法计数器八、根据给出的真值表用VHDL语言描写具有使能端的3-8译码器3-8译码器的真值表ena2a1ay100000000001100100000010101000000100101100001

5、0001100000100001101001000001110010000001111100000000 xxx00000000library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity tri_eight is port(a:in std_logic_vector (2 downto 0);en:in std_logic;y:outstd_logic_vector (7 downto 0);end tri_eight;(2)architecture a of tri_eight is signal sel:std_logic_vector (3 downto 0);(4)beginsel(0) = a(0);sel(1) = a(1);sel(2) = a(2);sel(3) = en;(5)with sel selecty = 00000001 when 1000,00000010 when 1001,00000100 when1010,00001000 when1011,00010000 when1