等精度频率计

1、等精度频率计设计作者：dx0801wl班级：电信0801 指导老师：冯杰内容摘要本系统在硬件上主要由80c51单片机、Altera公司的Cyclone系列的 EDA芯片EP1C6Q240C8以及液晶12864构成。软件上利用功能强大的EDA开发工 具quarters H，直接将频率计电路程序烧入EDA芯片中。单片机在本系统中的 作用，主要是完成数据的处理和液晶显示的控制。EDA芯片用于频率测量，并输 出32位的2进制数据。单片机获取32位二进制频率数据后，在内部将其转化为 10位的十进制数据。最后控制液晶12864,显示测量的频率。频率显示的范围是 1HZ至1MHZ。本频率计突出性能主要有两个

2、：一、测频全域内相对误差恒定不变， 相对误差仅与晶振有关。二、闸门信号的精度对本频率计的测量没有影响。工作原理1、系统框图频率计电路通过软件quarters 11写入EDA芯片内部，该芯片完成了信号频率 的测量。EDA输出的数据是32位的二进制数据，经过单片机处理转换为10位的 十进制数。最后，单片机控制液晶12864，将信号的频率显示出来。2、频率计电路的系统框图图二、频率计电路的系统框图乘法器图二、频率计电路的系统框图乘法器本频率计工作原理：使用两个计数器，在一次预置闸门时间EN中，一个 计数器对被测输入信号Fx计数，计数值为Nx；同时另一个计数器对标准高频 率信号FS计数，计数值为Ns，

3、则下式成立：Fx / Nx = Fs / Ns将上式进行变换可得被测信号频率的表达式：Fx = (Fs / Ns) - Nx在电路中，为了实现上方等式。首先，分别采用32位二进制计数器，对 标准高频率信号FS和待测信号Fx进行计数。然后将两路计数结果分别锁存， 准备用以计算。若标准高频率信号FS的频率为1Mhz。先将10000000与待测信 号Fx计数结果Nx通过乘法器相乘。再将乘法器输出结果通过除法器，除以标 准高频率信号FS的计数结果Ns，得到待测信号的频率Fx。最后输出计数结果。三、设计内容、方法及步骤本系统的设计模块主要包括：1、在quarters H完成频率计电路的设计。2、 完成单

4、片机控制程序的设计。1、频率计电路设计I、底层文件的设计在频率计的设计之前，必须先完成D触发器、32位计数器、32位锁存器、 64位锁存器、32位乘法器、64位除法器以及控制器等底层文件的设计。其中， 32位计数器计数范围从0计至8589934592,它是由8个十进制计数器级联而成。 32位乘法器、64位除法器可直接由向导生成。控制器在频率计中起控制作用， 控制着计数，锁存，数据的计算以及输出。以上底层文件的vhdl语言如下：A. 10进制计数器vhdl语言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned

5、.all;entity cnt10 isport(clk,rst,en:in std_logic;CQ:out std_logic_vector(3 downto 0);cout :out std_logic);end cnt10;architecture behav of cnt10 isbeginprocess(clk,rst,en)variable CQ1:std_logic_vector(3 downto 0);beginif rst=1then CQ1:=(others=0);elsif clkevent and clk=1thenif en=1thenif CQ1=1001then

6、 CQ1:=0000;cout=T;else CQ1:=CQ1+1;cout=0;end if;end if;end if;CQ=CQ1;end process;end behav;B.32位计数器的级联：中LT 乙.点国.十= 阁 r图三、32位计数器的级联C. 32位锁存器的vhdl语言 library ieee;use ieee.std_logic_1164.all;entity reg32 isport(load :in std_logic;din:in std_logic_vector(0 to 31);dout:out std_logic_vector(0 to 31);end r

7、eg32;architecture one of reg32 isbeginprocess(load)beginif loadevent and load=T then dout=din;end if;end process;end one;D. 64位锁存器的vhdl语言library ieee;use ieee.std_logic_1164.all;entity reg64 isport(load :in std_logic;din:in std_logic_vector(0 to 63);dout:out std_logic_vector(0 to 63);end reg64;archi

8、tecture one of reg64 isbeginprocess(load)beginif loadevent and load=1 then dout=din;end if;end process;end one;E、利用向导生成乘法器、除法器lpm_multOdata a31.01inst睥廿It阳3. 01lpm_multOdata a31.01inst睥廿It阳3. 01II risbjrisS mStiplicat 翩nu mer6? .0quctient6? .01 Tdencm?1.O remain?1.O Nuroer =. UNSIGNED : Deftom im UN

9、SIGNED : -=tI图四、利用向导生成乘法器、除法器F、控制器控制器直接利用状态机实现，它可实现复位、计数、锁存等功能。其程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY smachine ISPORT ( clk1 ,xtrst : IN STD_LOGIC;s : OUT std_logic_vector(2 downto 0);END smachine;ARCHITECTURE behv OF smachine ISTYPE FSM_ST IS (s0, s1, s2, s3,s4,s5,s6,s7,s8,s9,s10,s11

10、,s12,s13,s14,s15);SIGNAL current_state, next_state: FSM_ST;BEGINREG: PROCESS (clk1,xtrst)BEGINif xtrst=1 then current_state=s0;elsIF clk1=1 AND clk1EVENT THENcurrent_state s=001”;next_state s=001”;next_state s=010”;next_state s=010”;next_state s=010”;next_state s=010”;next_state s=010”;next_state s=

11、010”;next_state s=010”;next_state s=010”;next_states=010”;next_state s=010”;next_states=000”;next_states=000;next_states=000;next_state s=100”;next_states=000”;next_state=s0;END case;END PROCESS;END behv;II、底层文件的组装，及时序仿真当上述文件都完成之后，即可组装频率计，完成后如下:lpm_divid 闻n u mer63. .0qu otient83. 0II、底层文件的组装，及时序仿真当

12、上述文件都完成之后，即可组装频率计，完成后如下:lpm_divid 闻n u mer63. .0qu otient83. 0Numer is UNSIGNEDEmm tB UNSIGNED袈 11皿83.01U ns 翊 red muiltiplicationdenom31.G remainpi-.G110000000图五、频率计节构图图五、频率计节构图时序仿真:图六、时序仿真仿真时控制Fs=10Fx，输出结果为out=1000000，符合公式fx= (1M*Nx) /Ns。2、单片机控制控制脚51单片机X 8位数据控制脚51单片机X 8位数据FPGA移位器将32位转移4次图七、单片机控制原理

13、图I、数据的存储频率计完成计数之后，输出的数据为32位二进制数。将32位数据通过移 位器由高到低的分成4组，在控制脚的操控下依次送入单片机内。在单片机内数 据的处理方式如下：先定义数组：reg3232=0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,;在控制脚依次输出4个上升沿。当第一次上升沿来临时，将32位数据的低8位 送入reg7至reg0。当第二次上升沿来临时，将32位数据的次低8位送入reg15 至reg8。当第三次上升沿来临时，再将32位数据的次高8位送入reg23至 reg16。当第四次上升沿来临时，将

14、32位数据的高8位送入reg31至reg24。通过for语句实现上述功能：for（i=0;i4;i+）P2.0=0;for（i=0;i4;i+）P2.0=0;P2.0=1;for（j=i*8-1;ji*8+8;j+） t=j%8;reg32j=P1.t;连续取四次数据输出一上升沿/将8位数据依次存入数组II、数制的转换先通过公式 fx= （2人0） *reg0 + （2人1） *reg1 +、+ （2人31） *reg31, 计算出fx对应的十进制数据。再通过求模、求余计算出各位上对应的数。具体 操作如下：定义数组：fx_data8=0,0,0,0,0,0,0,0;数组中每一位的值为：fx_d

15、ata0=fx/10000000;fx_data1=fx/1000000%10;fx_data2=fx/100000%10;fx_data3=fx/10000%10;fx_data4=fx/1000%10;fx_data5=fx/100%10;fx_data6=fx/10%10;fx_data7=fx%10;四、设计小结1、设计的优点及缺点本频率计最大优点在于它的高精度。信号频率的测量，不受闸门信号精度的 影响。在被测信号送入计数器之前，先通过D触发器，使闸门信号和被测信号 同步，有效地避免了1误差。不仅如此，本频率计对1HZ至1MHZ的全域相 对误差均小于百万之一。当然，本频率计也存在缺点。在频率计的设计中，乘法器为32位，除法器 采用64位，资源占用率太大。单片机处理32位数据的方式有待改进，要是它变 得更优化。2、心得体会本次实验最大的收获莫过于，独立系统的去完成一项任务。在其中我查阅了 大量的资料，尤其是数字电路、quarters II软件使用说明、EDA设计等方面的资料。 通过本次学习使我对时序电路有了更深的理解，具体体现在复位、计数、锁存多 环节的控制上。同时，在这次实