用硅虚拟原型完成千万门RTL-To-GDSII设计课程

1、用硅虚拟原型完成千万门RTL-To-GDSII设计课程(2004年10月18-22日)邀 请 信尊敬的先生 / 女士：您您好！ 从RTL或或门级网表，经经过完整的综综合布局布线线到GDSIII的设计技技术与方法，可可应用于SooC和ASIIC芯片的多多层次(hiierarcchicall)、单层次次(flattten)以以及IP或CCOT模块(blockk)的实施。 这三种方法法即可相互独独立又能够结为一体体成为当代完完整新颖的IIC设计方法法之一。 以Cadennce的RTTL Commpilerr-SoC Encouunter完完整的综合布布局布线设计计系统为例，采采用全局同步步优化技术对

2、对设计的逻辑辑、布局、布布线及时序进进行同步优化化，具有同一一的综合、布布局、布线及及时序分析引引擎，因而可可达到无与伦伦比的设计可可预测性和质质量。 通过培训学学员能够掌握最新新的“Diggital Encouunter Desiggn Plaatformm”的应用实实例及“RTTL到GDSSII设计平平台环境下的的逻辑综合与与物理设计方方法”。为此此，我们将举举行用硅虚拟拟原型进行RRTL-Too-GDSIII设计高级级培训课程。培训合合格者将获得得Cadennce-ZCCIST技术术认证合格证证书。培训时间/地点点： 2004年年10月18-22日（9:00 117:30） Cadenc

3、e-中关村学院报到时间/地点点： 10月17日下午115:00-17:000 或或 110月18日上午7:50-8:30Cadencee办公室北京海淀区区科学院南路路2号融科资资讯中心A3301Tel: 8828722200-30026 6244866888-51800 1361112744662 傅绒主讲教师：陈春春章 博士 授授课语言：英英语或汉语学习环境：优良良的软、硬件件环境，每人人一台工作站站，提供充分分的上机时间间课程安排：Day 1：SoC Enccounteer Envvironmment Encountter RTL Compiiler Compileer Bassics D

4、esign Consttraintts Synthessis Fllow Day 2：Libraryy Dataa Prepparatiion Design Data Prepaaratioon Overvieew of Flattten Fllow Flow Deemo Day 3：Hierarcchicall Flooorplann Geneeratioon Detaileed Bloock Immplemeentatiion Siliconn Virttual PProtottypingg Power AAnalyssis Day 4：Block MModelss Top-Levvel

5、Immplemeentatiion Chip Asssemblly andd Signn-Off Chip Fiinishiing Day 5：Timing and SSignall Inteegrityy Clossure IPO andd Physsical Optimmizatiion Postmassk ECOO Floww Summaryy and Certiificattion 回 执用硅虚拟原型完完成千万门RRTL-Too-GDSIII设计课程(2004年110月18-22日)由于座位有限，为保证培训效果，如您确定参加培训，请即确认回传，以便安排准备。Email： HYPERLI

6、NK mailto:admin o mailto:admin aadmin 或或 传真至： 010-624077327联系方式：0110-8288722000-30266 010-6224866888-51880 1361112744662 傅绒 培训费用：人民民币39155元 /人（包括培训、上上机、教材、证证书、含午餐餐）住宿费用：人民民币70元 /人 /天天（3星住宿宿标准，两人人一间，提供供免费宽带上上网）以下内容请用正正楷字填写：单位名称：_地址：_邮编：_人员1_电电话_职务_性性别_ Emaiil_是_否_住宿人员2_电电话_职务_性性别_ Emaiil_是_否_住宿人员3_电电话