毕业论文-基于Silvaco TCAD半浮栅晶体管的3D建模

1、 -第2章 半浮栅晶体管2.1 从MOS器件到半浮栅晶体管不同于实验室研究的基于碳纳米管、石墨烯等新材料的晶体管，半浮栅晶体管(SFGT)是一种基于标准硅CMOS工艺的微电子器件。SFGT原型器件首先在复旦大学的实验室中研制成功，而与标准CMOS工艺兼容的SFGT器件也已在国内生产线上成功制造出来。半浮栅晶体管(SFGT)兼容现有主流硅集成电路制造工艺，具有很好的产业化基础。半浮栅晶体管(SFGT)并不需要对现有集成电路制造工艺进行很大的改动.2.2 MOS概述2.2.1 MOSFET结构金属-氧化物-半导体（MOS）晶体管是一个四端器件：G（栅）-薄膜氧化层+栅电极层（金属或掺杂多晶硅），S

2、/D（源/漏）栅极两侧两个重掺杂区形成PN结，B（衬底）一般为硅。源漏两个电极之间的区域称之为沟道区，源漏及沟道区通称为有源区，有源区之外称场区，场区上的氧化层（FOX）通常比栅氧化层厚一个数量级，以提高阈值，实现器件之间的隔离。且注意，由于MOS晶体管的结构式对称的，因此在不加偏压的时候，无法区分器件的源极和漏极，只有加电压之后才能确定哪一端是源极，哪一端是漏极。如图2.1为MOS器结构图，分别为N型（a）与P型（b）： (b)图2.1 MOS器结构图 2.2.2根据器件结构进行分类：N沟MOS晶体管（N-MOST）的衬底为P型，源漏区为重掺杂的N+区，沟道中载流子为电子。P沟MOS晶体管（

3、P-MOST）的衬底为N型，源漏区为重掺杂的P+区，沟道中的载流子为空穴。MOS器件在正常情况下，只有一种载流子（n沟为电子，p沟为空穴）在工作，所以这种器件也可以称之为单极晶体管，这是对双极晶体管来说的，双极晶体管处于正常工作的同时它们与两种类型的载流子（电子和空穴）都有关。2.2.3根据工作模式进行分类MOSFET在0栅压时不存在漏/源导电沟道，这种常断（关断）器件，通常被称为增强型器件。为使其器件尽可能的形成导电沟道，需要施加一定的栅压，使其形成导电沟道时的最小栅压称为阈值电压或开启电压。MOSFET在0栅压时，漏和源之间就已经存在一个导电沟道，即在零栅压时，器件也是导通的（常通器件），

4、若要使这种器件截止，需要施加栅压将沟道耗尽才行，因此称这种器件为耗尽型器件。它不像增强型器件哪样，电流只在表面流动，而是远离表面的体区中流动，因此耗尽型器件有时也称为埋沟型器件。2.2.4 短沟道器件短沟道效应：当器件沟道长度缩短到可与源/漏结深相比拟时，器件特性不能完全用于一维近似理论来分析，必须进行器件参数和表达式的修正，这种在沟道变短后使得器件特性偏离长沟道理想特性的一些现象称为沟道效应，简称短沟道效应（SCE）。2.3栅介质和栅电极材料MOS器件的栅介质材料通常是热生长的二氧化硅，随着器件尺寸的不断缩小，栅介质的质量也在不断提高。MOS器件的栅电极材料可以是金属、多晶硅或多晶硅和硅化物

5、的复合栅，铝是最早使用的金属，多晶硅是最普遍使用的材料。铝的薄层电阻一般仅为几m，而典型的n+和p+多晶硅层的薄层电阻分别为15和25。通过改变多晶硅的掺杂，例如：多晶硅从简并p型变为简并n型，改变功函数的数值可以使MOSFET的阈值电压变化1V左右，这样可以更方便地调节阈值的对称性。但采用多晶硅/难熔金属硅化物，例如CoSi2的复合栅结构可以解决高阻问题，该复合栅称为Polycide它的薄层电阻一般为2-5。对于亚微米技术，栅通常是多晶硅-硅化物复合结构。对于深亚微米器件技术，栅通常是自对准硅化物结构。2.4 MOSFET的基本工作原理金属-氧化物-半导体型场效应管，英文缩写为 MOSFET

6、，Metal-Oxide-Semiconductor Field-Effect-Transistor，属于绝缘栅型。其主要特点是在沟道之间与金属栅极有一层绝缘二氧化硅层，因此具有很高的输入电阻最高可达1015。它也分N沟道管和P沟道管。通常是将衬底基板与源极 S接在一起。根据导电方式的不同MOSFET又分耗尽型、增强型。耗尽型则是指当VGS=0时，即形成沟道加上正确的VGS时能使多数载流子流出沟道因而“耗尽”了载流子使管子转向截止。所谓增强型是指当VGS=0时管子是呈截止状态加上正确的VGS后多数载流子被吸引到栅极从而“增强”了该区域的载流子形成导电沟道。 以N沟道为例它是在P型硅衬底上制成两

7、个高掺杂浓度的源扩散区 N+和漏扩散区 N+再分别引出源极S和漏极D。源极与衬底在内部连通二者总保持等电位。前头方向是从外向电表示从P型材料衬底指身N型沟道。当漏接电源正极源极接电源负极并使VGS=0时沟道电流即漏极电流ID=0。随着VGS逐渐升高受栅极正电压的吸引在两个扩散区之间就感应出带负电的少数载流子形成从漏极到源极的N型沟道当VGS大于管子的开启电压VTN一般约为+2V时N沟道管开始导通形成漏极电流ID。MOS 场效应管比较“娇气”。这是由于它的输入电阻很高而栅-源极间电容又非常小极易受外界电磁场或静电的感应而带电而少量电荷就可在极间。对于n沟增强型MOSFET，当栅压增大时，p型半导

8、体表面的多数载流子空穴逐渐减少、耗尽，而电子逐渐积累到反型。使半导体表面达到强反型时所需加的栅源电压称为阈值电压VT（随温度的升高而降低）。当表面呈现反型时，电子积累层将在n+源区和n+ 漏区之间形成导电沟道。当Vds0时，源漏电极之间有较大的电流 Ids 流过。当 VgsVT 并取不同数值时，反型层的导电能力将改变，在相同的Vds下也将产生不同的Ids , 实现栅源电压Vgs对源漏电流 Ids 的控制。耗尽型则是在零栅压是也是导通的，若要截止，需要施加栅压将沟道耗尽才行，使导电沟道开始消失的栅压称为夹断电压（Vp）。2.5 半浮栅晶体管概述2.5.1简介 半浮栅晶体管（SFGT）是介于普通M

9、OSFET晶体管和浮栅晶体管之间的晶体管，它的英文名字是“SFGT，Semi-Floating-Gate Transistor”，简称SFGT。“半浮栅”一词源于一种结构特殊的MOS晶体管。这种MOS晶体管形成的栅极有两个多晶硅，其中一个有电气连接，叫控制栅，在一般意义上也就是栅极；还有一个没有外引线，它被完全包裹在一层SiO2介质层里面，是浮空的，所以称之为浮栅。从目前应用情况来看，浮栅技术大部分都是以浮栅MOS晶体管的形式应用于时间之中的。2.5.2应用领域作为一种新型的基础器件，半浮栅晶体管（SFGT）可应用于不同的集成电路。首先，它可以取代一部分的SRAM，即静态随机存储器。SRAM是

10、一种具有高速静态存取功能的存储器，多应用于中央处理器（CPU）内的高速缓存，对处理器性能起到决定性的作用。传统SRAM需用6个MOSFET晶体管才能构成一个存储单元，集成度较低，占用面积大。半浮栅晶体管则可以单个晶体管构成一个存储单元，存储速度接近由6个晶体管构成的SRAM存储单元。因此，由半浮栅晶体管（SFGT）构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。显然如果在同等工艺尺寸下，半浮栅晶体管（SFGT）构成的SRAM具有高密度和低功耗的明显优势。其次，半浮栅晶体管（SFGT）还可以应用于DRAM领域。DRAM（Dynamic Random Access Memory）

11、，即动态随机存储器，广泛应用于计算机内存。其基本单元由1T1C构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，无法像MOSFET那样持续缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术，而半浮栅晶体管（SFGT）构成的DRAM无需电容器便可实现传统DRAM全部功能，不但成本大幅降低，而且集成度更高，读写速度更快。半浮栅晶体管(SFGT)不但应用于存储器，它还可以应用于主动式图像传感器芯片（APS）。传统的图像传感器芯片

12、需要用三个晶体管和一个感光二极管构成一个感光单元，而由单个半浮栅晶体管构成的新型图像传感器单元在面积上能缩小20%以上。感光单元密度提高，使图像传感器芯片的分辨率和灵敏度得到提升。2.5.3半浮栅晶体管结构及性能如下图（2.2）所示，它说明了MOSFET到SFG的过程。图2.2 晶体管-浮栅晶体管-半浮栅晶体管电流与电压曲线图MOSFET如图2.5（A）和转移特征FG-MOSFET如图2.5(B)和SFG晶体管如图2.5(C与D)。Semi-Floating-gate通过连接浮栅FG-MOSFET的沟道通过PN结二极管。当二极管作为光电二极管，Photo-Sensing函数可以实现。当扩展Co

13、ntrol-Gate到二极管,嵌入式TFET形成和Writing-1大大加速操作。金属-氧化物-半导体场效应晶体管(MOSFET)是目前集成电路中最基本的器件，工艺的进步让MOSFET晶体管的尺寸不断缩小，而其功率密度也一直在升高。我们常用的U盘等闪存芯片则采用了另一种称为浮栅晶体管的器件。闪存又称“非挥发性存储器”。所谓“非挥发”，就是在芯片没有供电的情况下，信息仍被保存不会丢失。这种器件在写入和擦除时都需要有电流通过一层接近5纳米厚的氧化硅介质，因此需要较高的操作电压(接近20伏)和较长的时间(微秒级)。科学家们把一个隧穿场效应晶体管(TFET)和浮栅器件结合起来，构成了一种全新的“半浮栅

14、”结构的器件，称为半浮栅晶体管，结构示意图如下图（2.3）所示：图2.3 半浮栅晶体结构图硅基TFET晶体管使用了硅体内的量子隧穿效应，而传统的浮栅晶体管的擦写操作则是使电子隧穿过绝缘介质。隧穿是量子中的常见现象，可以形同“魔术”地通过固体，好像拥有了穿透能力。“隧穿”势垒越低，相当于“墙”的那部分就越薄，器件隧穿所需的电压也就越低。把TFET和浮栅相结合，半浮栅晶体管（SFGT）的“数据”擦写更加容易、迅速。传统浮栅晶体管是将电子隧穿过高势垒（禁带宽度接近8.9 eV）的二氧化硅绝缘介质，而半浮栅晶体管（SFGT）的隧穿发生在禁带宽度仅1.1 eV的硅材料内，隧穿势垒大为降低。打个比方，原来

15、在浮栅晶体管中，电子需要穿过的是一堵钢筋水泥墙，而在半浮栅晶体管中只需要穿过木板墙，“穿墙”的难度和所需的电压得以大幅降低，而速度则明显提升。这种结构设计可以让半浮栅晶体管的数据擦写更加容易、迅速，整个过程都可以在低电压条件下完成，为实现芯片低功耗运行创造了条件。2.5.4 制造工艺半浮栅晶体管(SFGT)是一种基于标准硅CMOS工艺的微电子器件。SFGT原型器件首先在复旦大学的实验室中研制成功，而与标准CMOS工艺兼容的SFGT器件也已在国内生产线上成功制造出来。半浮栅晶体管(SFGT)兼容现有主流硅集成电路制造工艺，具有很好的产业化基础。2.6半浮栅晶体管的工作原理半浮栅晶体管是由浮栅SF

16、G上能否储存有电荷或者是储存电荷量的多少来决定是否改变MOS管的阈值电压, 才会因此依据来判断是否改变 MOS 管的外部特性。这个原理可以被描述为：如果MOS管的漏极与栅极上处于有足够高的电压（如25V），衬底与源极同时接地, 漏极与衬底中间的 PN 结反向击穿，并且会产生大量的电子。然而，产生的电子会在电场力的作用下穿过很薄的 SiO2 介质层并且会停留在浮栅上呈现堆积，这一过程促使浮栅带上负电荷。假设浮栅一直带有负电荷并且处于长时间的状态，浮栅将堆积足够多的高能电子。一旦去除外加电压，浮栅上的电子因为没有放电回路，所以能够长时间的保存。当浮栅上带有负电荷时，衬底表现出来的是正电荷，所有，这

17、促使 MOS 管的阈值电压增高。如果，起初能够使得MOS管导通的开启电压加在这时的 MOS 管栅极上面，MOS管将仍处于截止状态。因此，存储单元就是利用这一原理进行存储数据的。如图下图（2.4）所示：图.2.4 SFG储存单元的示意图半浮栅晶体管以浮栅晶体管为基础，在浮栅晶体管的栅氧中开一个门。使得浮栅通过一个以控制栅为栅极的栅控二极管与漏相连，栅控二极管会对浮栅进行充电或者放电来改变浮栅的电势。半浮栅上的电荷量可以通过两种方法修改：(1)足够长时间的紫外线照射，当紫外线照射时，浮栅上的电子就形成光电流而释放。(2)在漏、栅之间加一大电压（漏接电源正端，栅接负端）。这一大电压将在SiO2介质层

18、中产生一强电场,将电子从浮栅拉回到衬底中, 从而实现浮栅电荷的修改。如下图（2.5）与（2.6）可知控制栅扩展PN二极管，形成场效应晶体管TFET和连接半浮栅与漏极。图2.5 制造设备的剖视图图2.6 半浮栅晶体管仿真图TFET使高速的隧道效应写操作电压远低于半浮栅晶体管，操作速度与晶体管静态存储器相符。SFG晶体管处于pn结二极管FG与漏极（D）之间，这使得多晶硅栅半浮（图2.7.3）。制造晶体管包含一个D有源区，控制门（CG）和Semi-FG（图2.7.3）。一个二极管和p +悬浮置于栅极之间形成n + PN结。CG被延长扩展二极管，形成TFET和连接SFGD。SFG存储单元的示意图（2.

19、7.1），在FG和D之间一个PN结连接的晶体管使得FG半浮。由（3.3.2）制造设备的剖视图可知，CG扩展PN二极管。形成TFET和连接Semi-FG 与D。阈值电压(Vth)的一个设备是1.6 V为逻辑“1”状态和1.5 V逻辑状态“0”当VCG从2 V与2 V分别变为1V与4V。一个SFG晶体管的阈值电压被控制，通过调节存储在电荷量另一边的SFG，在写1的操作，通过调整VD和VCG（即，VD =2 V和VCG=-2V） 在图中A点。因为负的 VCG为2 V，N掺杂D扩展区域反转为P+的TFET的栅极下面的沟道，隧道发生在P+通道/ N+漏隧穿结。P型TFET（P-TFET）对写入和读出的影

20、响操作：测量读数1电流写入各种VD晶体管和VCG。在写入1持续时间长达50毫秒，因此，一些晶体管已达到逻辑1的自我限制的状态，随着小VCG，本写作-1的操作变得非常慢。一个典型的P-TFET的输出特征，为了模拟的电压设置嵌入TFET SFG，测量P-TFET与P+区域接地的电压N+区域。当前通过P-TFET的电压较低（VD = 0.5 v，E和向量= 2v）甚至可以小到好几个数量级。在写入1操作被显示在D，产生速率峰值可以看出在带的弯曲是最强的。因为在D的偏置2 V，电子隧道从P+通道对的价带在N+ D的区域中，并且电流的导带由D流向SFG。第3章工艺设计流程3.1.设计工艺流程第一步：厚度为

21、50nmP型衬底的形成，如下图（3.1）所示：PP型衬底(3.1)P型衬底的形成第二步：在P型衬底上淀积一层厚度为20nm的栅氧化层，如下图（3.2）所示：oxidePP型衬底(3.2)淀积氧化层第三步：在栅氧化层上淀积一层厚度为120nm光刻胶，如下图（3.3）所示：photoresistP型衬底 P型衬底(3.3)淀积光刻胶第四步：刻蚀光刻胶形成N-并注入浓度为1e15的Phosphor离子，如下图（3.4）所示：phosphorN-N-光刻胶N-N-(3.4)Phosphor离子注入形成N-有源区第五步：去除残余的光刻胶，淀积一层厚度为120nm光刻胶，如下图（3.5）所示：N-N-N-

22、(3.5)淀积光刻胶第六步：刻蚀厚度为120nm光刻胶与厚度为20nm栅氧形成P+窗口，如图（3.6）所示： N-N-(3.6)刻蚀光刻胶形成P+窗口第七步：注入浓度为5e17的boron离子，形成P+区，如下图（3.7）所示： boronP+P+(3.7)Boron离子注入形成P+区第八步：去除残余光刻胶，淀积厚度为120nm光刻胶，刻蚀N+窗口，注入浓度为1e17的phosphor离子，形成N+区，如下图（3.8）所示：P+phosphorP+N+(3.8)Phosphor离子注入形成N+区第九步：淀积一层厚度为120nm的多晶硅并刻蚀，如下图（3.9）所示：P+P+Polysilicon

23、N+(3.9)淀积多晶硅第十步：淀积一层厚度为20nm的SiO2、刻蚀氧化层，如下图（3.10）所示：PolysiliconoxidePolysiliconP+P+(3.10)淀积氧化层第十一步：淀积一层厚度为120nm的多晶硅、刻蚀多晶硅，如下图（3.11）所示：PolysiliconPolysiliconP+(3.11)淀积多晶硅第十二步：淀积一层厚度为100nm的铜，如下图（3.12）所示：CuCu(3.12)淀积AL第十三步:刻蚀铜，如下图（3.13）所示：CGCG，N+ -doped SFG，P+-doped(3.13)形成电极3.2工艺流程总结Semi-Floating-Gate(

24、SFG)半浮栅晶体管晶体管使用0.18 m制造。首先，是由离子注入形成两个N-轻掺杂区而后形成一个P+重掺杂区，然后淀积多晶硅形成浮栅，之后注入硼离子形成N+重掺杂，浮栅上淀积一层厚度为20nm的氧化层再淀积一层厚度为120nm的多晶硅形成控制栅极，刻蚀多余的部分形成源极与漏极。总的工艺来看刻蚀的部分很多，这就要求工艺上对刻蚀有严格的标准。注入离子的同时注意器件表面是否有氧化层以保护器件表面不受损伤。第4章3D模型的形成4.1Silvaco器件模拟环境与软件介绍通过（图4.1）我们可以知道SilvacoTCAD 软件的总体结构，指令的输入通过deckbuild软件窗口传送至仿真器，.log .

25、str等输出文件是通过tonyplot软件窗口来查看的。图4.1 Silvaco TCAD软件的介绍SSuprem3是一维工艺仿真器，ATHENA可以进行二维仿真，Victory仿真器可以进行三维仿真。VICTORY能仿真所有的工艺流程：刻蚀、淀积、光刻、氧化、离子注入和扩散等。VICTORY仿真是基于ATHENA语法。仿真之前需要定义结构。有三种方法可以定义结构：（1）用三维工艺仿真器VICTORY直接得到三维结构。（2）用ATLAS命令来生成三维结构。（3）用DevEdit3D来生成三维结构。Victory Process是一个通用的三维工艺仿真器。它包含一个完整的工艺流程核心仿真器和三个

26、高级仿真模块：注入、高级扩散与氧化，以及物理刻蚀与淀积。专利模型以及公共领域研究模型可通过开放式建模接口，很容易地整合于Victory Process中。本文中我们就是用Victory Process来完成半浮栅晶体管3D建模的。4.2 器件3D模型搭建第一步：初始化，构建一个厚度为50nm的P型材料为Silicon的衬底。初始化代码：init material=Silicon boxmin=0.0,0.1,0.0 boxmax=2.4,0.5,1.5 ；resolution=0.02, 0.02, 0.02 inithight=0.25 meshdepth=2 dopant=boron ；d

27、opingvalue=1e14 dopmeshfactor=0；boxmin与boxmax分别定义的是Y轴与X轴，nithighti定义Z轴。3D模型如下图（4.2）所示：（4.2）P型衬底的形成第二步：通过淀积的方法在P型衬底上淀积一层厚度为50nm的栅氧化层。淀积代码：Geometrydepo thickness=0.05 material=oxide；Gemetrydepo表示淀积，material表示材料。3D模型如下图（4.3）所示：（4.3）淀积氧化层第三步：通过淀积的方法在栅氧化层上淀积一层厚度为120nm光刻胶。淀积代码：Geometrydepo thickness=0.12

28、material=photoresist；3D模型如下图（4.4）所示：（4.4）淀积光刻胶第四步：利用刻蚀的方法可使光刻胶形成N-并注入浓度为1e15的Phosphor离子。刻蚀代码：GeometryEtch thickness=0.12 maskID=1 revers angle=90； GeometryEtch thickness=0.12 maskID=2 revers angle=90；定义Mask（掩膜板）前两个P定义一个左边坐标后两个P定义右边坐标形成一个回路。如下所示：specifymaskpoly maskID=1 p=2.4,10. p=2.4,-10. p=1.4,-10

29、. p=1.4,10.； specifymaskpoly maskID=2 p=0.0,10. p=0.0,-10. p=0.4,-10. p=0.4,10.；3D模型如下图（4.5）所示：（4.5）刻蚀光刻胶第五步：通过刻蚀厚度为120nm光刻胶与厚度为50nm栅氧形成P+窗口。离子注入代码：Implant phosphor energy=180 dose=1e15 tilt=7 rotation=30； energy表示能量控制深度，dose表示浓度。3D模型如下图（4.6）所示：（4.6）刻蚀P+窗口第六步：利用腐蚀法的方法去除光刻胶，机械平坦化至Z=0.3。平坦化代码： Geometr

30、yCMP z=0.30；其中GeometryCMP表示平坦化3D模型如下图（4.7）所示：（4.7）平坦化第七步：通过淀积一层厚度为120nm的多晶硅形成多晶硅栅而后刻蚀多余的多晶硅。淀积代码：Geometrydepo thickness=0.1 material=polysilicon；3D模型如下图（4.8）所示：（4.8）淀积多晶硅第八步：通过掩膜板刻蚀不必要的多晶硅。刻蚀代码：GeometryEtch thickness=0.1 maskID=6 revers angle=90； GeometryEtch thickness=0.1 maskID=7 revers angle=90；M

31、askID6表示掩膜板6如下所示： specifymaskpoly maskID=6 p=0.,10. p=0.,-10. p=0.24,-10. p=0.24,10.；3D模型如下图（4.9）所示：（4.9）刻蚀多晶硅第九步：通过淀积一层厚度为50nm的SiO2，使得多晶硅与多晶硅实现隔离。淀积代码：Geometrydepo thickness=0.05 material=oxide；3D模型如下图（4.10）所示：（4.10）淀积氧化层第十步：利用掩膜板刻蚀厚度为50nm的氧化层。刻蚀代码：GeometryEtch thickness=0.05 maskID=6 revers angle=

32、90；GeometryEtch thickness=0.05 maskID=7 revers angle=90；3D模型如下图（4.11）所示：（4.11）刻蚀第十一步：在氧化层上通过淀积一层厚度为120nm的多晶硅形成栅极。淀积代码：Geometrydepo thickness=0.12 material=polysilicon；3D模型如下图（4.12）所示：（4.12）淀积多晶硅第十二步：刻蚀多余厚度为120nm的多晶硅。刻蚀代码：GeometryEtch thickness=0.12 maskID=12 revers angle=90；GeometryEtch thickness=0.

33、29 maskID=13 revers angle=90； GeometryEtch thickness=0.12 maskID=11 revers angle=90；3D模型如下（4.13）所示：（4.13）刻蚀多晶硅第十三步：通过淀积的方法形成Al电极。淀积代码：Geometrydepo thickness=0.12 material=aluminum；3D模型如下图（4.14）所示：（4.14）淀积铝4.3器件搭建中出现的问题出现的问题：利用maskID刻蚀图形时常规刻蚀同一片区域不同厚度刻蚀结果不通，3D模型如下图（4.15）所示：（4.15）错误的刻蚀多晶硅此时正在刻蚀多余部分的多晶

34、硅，但是由于两侧多晶硅厚度不同，刻蚀后变成如图（4.15）所示。起初这个问题困惑了我很久，以为是代码错误改了很多次都没有成功，最后，试验了下厚度不同是否能够完成相同的刻蚀深度，问题才得以解决。解决方法：首先，检查代码是否正确，其次，把要刻蚀的部分分开来刻蚀，相同厚度的放在一起，不同厚度的放在一起，即可获得最终想要的结果，如下图（4.16）所示：（4.16）正确的刻蚀多晶硅第5章总结与展望5.1设计与实现过程的总结半浮栅晶体管在微电子领域现如今已成为非常有发展潜力并且能带来大量效益的高端产业，中国在此领域目前处于领先地位，成为了半浮栅晶体管的领跑人，本文以探索性的目的去实现半浮栅晶体管的3D建模

35、，促使我们能够更好的了解高端的产业和技术并且应用它的原理掌握核心技术。通过这一段时间的设计和实验，总结完成了以下几项工作：(1)研究了半浮栅晶体管的理论知识并对比常规晶体管的优缺点，对其有了进一步的了解。(2)研究了半浮栅晶体管的工作原理。(3)研究了半浮栅晶体管的工艺流程图。(4)实现了半浮栅晶体管的3D建模。5.2 展望与不足本文以探索性的目的制作基于Silvaco半浮栅晶体管3D建模，由于课题很新、很难、并且目前属于高端的技术，在制作过程中遇到了很多的问题，例如：文献的可查询的量，中文文献的可查询的量都是非常少之又少，由于时间和精力的原因本文只制作半浮栅晶体管3D建模。纵观本文在以下几个

36、方面还需要做出进一步的研究和开发：（1）论文只考虑了半浮栅晶体管的3D建模与工艺仿真，并且本文篇工艺，文中对半浮栅晶体管的流程做出了详细的解释，但其结构可以进一步完善。（2）参数的计算是由常规CMOS的计算参数来确定本文半浮栅晶体管的参数。半浮栅晶体管不足之处：随着器件尺寸减小至深亚微米，多晶硅薄膜晶体管漏区附近的电场越来越高，当电场大到一定程度时，器件的热载流子退化就会随着增加，降低器件的可靠性。当然，半浮栅晶体管目前仍存在的不足之处。最为主要的是各种各样的泄漏机理，使促使高能的电子在浮栅上的稳定性受到严重影响。最为典型的泄漏机理是隧道效应，这与隧道氧化层的质量密不可分。然后就是浮栅上大量的

37、电子陷阱，往往因此会导致栅极端不受控制。由于浮栅充电的时候, 电子有可能会被电子陷阱俘获，促使浮栅端的电位急剧降低。另外一种情况是氧化层的缺陷，它既有可能引起绝缘特性差，又可能引起电子无法穿过栅氧化层到达浮栅。因此,有必要减少隧道氧化层缺陷并且提升隧道氧化层的质量与多晶硅与多晶硅之间的氧化层质量如今成了最关键的问题。参考文献1 Peng-Fei WangA Semi-Floating Gate Transistor for Low-Voltage Ultrafast Memory and Sensing OperationJ，Science，2013，（3）：1-52 王运哲电工学与工业电子学

38、M，东南大学出版社，19953 巴志东中文版Flash MXM，电子科技大学出版社，20044 刘永张福海.晶体管原理M，国防工业出版社，20025 张果焦文常用晶体管稳压源M，人民邮电出版社，19826 亢宝位场效应晶体管理论基础M，科学出版社，19857 江不桓场效应晶体管及其集成电路M，国防工业出版社，19748 张庆双新型场效应数据手册M，科学出版社，20109 万积庆功率晶体管原理M，湖南大学出版社，200910 张国忠晶体管原理M，天津科学技术出版社，198311 S.A.Campbell，微电子制造科学原理与工程技术M，电子工业出版社，200312郭维廉器件结构及制造工艺M，天津

39、工业大学出版社，200613王颖器件结构仿真与研究M，哈尔滨工业出版社，2013 14赵鸿麟半导体器件M，天津大学出版社，198915张静电子技术M，北京邮电大学出版社，2009 16吴建新模拟电子技术 M，清华大学出版社，200817华伟周文定.现代电子器件及其应用M，清华大学出版社，200218王寿荣硅微型器件理论及应用M，东北大学出版社，200019高海生模拟电子技术基础 M，江西科学技术出版社，200220赵杰电子元器件与工艺M，东南大学出版社，2004致 谢首先，我要诚挚的感谢我的导师杨德超老师，在近一个月的毕业设计期间，得到了杨德超老师的悉心指导，在论文的写作过程中，多次得到他的督

40、促，并且他为我的论文提出了许多宝贵的修改意见。杨德超老师的严谨治学的态度与求实的工作作风及丰富的学识留给我深刻的印象，使我受益匪浅。其次，要感谢同组的江华同学，在制作毕业设计期间给了我许多帮助，在不懈的努力下，终于圆满地完成了半浮栅晶体管3D建模工作，在此我向他们表示深深的感谢。最后，我要感谢这几年来不辞辛苦给我们上课的老师，因为有你们，才使得我今天有足够的能力来完成整个毕业论文，在此向他们表示真诚的谢意。光阴似箭，数月如梭，转眼间四年的大学生活即将结束，回首四年的大学生活，即将在这个花开遍野的季节勾画上一个圆满句号。然而，这对于我的人生却仅仅只是一个逗号，走出校园就意味着我即将面临着又一次征

41、程的开始。四年大学生活在无数的良师益友的帮助下，我走的辛苦但也算满载而归，在即将论文答辩之前，我急切地要把我的敬意和赞美献给一位平凡的人，我的导师。我不是一位多么优秀的学生，而您却是我最尊敬的老师。您治学严谨，学识渊博，思想深邃，视野雄阔，为我营造了一种良好的精神氛围。从论文题目的选定到论文写作的指导，都是经由您悉心的点拨，常常让我有“山重水复疑无路，柳暗花明又一村”。在论文即将完成之际，从开始进入课题到论文的顺利完成，有多少可敬的师长、同学、朋友给了我无言的帮助，在这里请接受我诚挚谢意！ 同时，我也深深的感谢学院为我提供良好的做毕业设计的环境。 最后再一次感谢所有在毕业设计中曾经帮助过我的良

42、师益友和同学们，以及在设计中被我引用或参考的论著的作者。大连东软信息学院毕业设计（论文）原创承诺书1、本人承诺：所提交的毕业设计（论文）是认真学习理解学校的毕业设计（论文）工作规范后，在教师的指导下，独立地完成了任务书中规定的内容，不弄虚作假，不抄袭别人的工作内容。2、本人在毕业设计（论文）中引用他人的观点和研究成果，均在文中加以注释或以参考文献形式列出，对本文的研究工作做出重要贡献的个人和集体均已在文中注明。3、在毕业设计（论文）中对侵犯任何方面知识产权的行为，由本人承担相应的法律责任。4、本人完全了解学校关于保存、使用毕业设计（论文）的规定，即：按照学校要求提交论文和相关材料的印刷本和电子

43、版本；同意学校保留毕业设计（论文）的复印件和电子版本，允许被查阅和借阅；学校可以采用影印、缩印或其他复制手段保存毕业设计（论文），可以公布其中的全部或部分内容。5、本人完全了解毕业（设计）论文工作规范关于“学生毕业设计（论文）出现购买、他人代写、或者抄袭、剽窃等作假情形的，取消其学位申请资格；已经获得学位的，依法撤销其学位。取消学位申请资格或者撤销学位者，从处理决定之日起3年内，学校不再接受学生学位申请”的规定内容。6、本人完全了解学生手册中关于在“毕业设计（论文）等环节中被认定抄袭他人成果者”不授予学士学位，并且“毕业学年因违纪受处分影响学位的学生不授予学士学位，并且无学士学位申请资格”的规

44、定内容。以上承诺的法律结果、不能正常毕业及其他不可预见的后果由学生本人承担！ 学生本人签字： 2014年4月28日附录# VICTORY Process example 1 - 3D process simulation# illustrating structure initialisation, mask handeling# geometrical etching and deposition# ion implantation and diffusion# Silvaco 2007# go victoryprocess（运行Victoryprocess）# 初始化 init mater

45、ial=Silicon boxmin=0.0,0.1,0.0 boxmax=2.4,0.5,1.5 resolution=0.02, 0.02, 0.02 inithight=0.25 meshdepth=2 dopant=boron dopingvalue=1e14 dopmeshfactor=0.5 line x position=1.7 spacing=0.01 line y position=0.3 spacing=0.01# Deposit oxide 50nm of resist（淀积氧化层） Geometrydepo thickness=0.05 material=oxide#

46、Deposit photoresist 120nm of resist（淀积光刻胶） Geometrydepo thickness=0.12 material=photoresist# Export the data into tonyplot3D format（输出名为vpex01_1的文件） Export basename=vpex01_1# Define mask layers - each layer contains one polygon（掩膜板的定义） specifymaskpoly maskID=1 p=2.4,10. p=2.4,-10. p=1.4,-10. p=1.4,1

47、0. specifymaskpoly maskID=2 p=0.0,10. p=0.0,-10. p=0.4,-10. p=0.4,10. specifymaskpoly maskID=3 p=0.0,10. p=0.0,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=4 p=1.4,10. p=1.4,-10. p=1.9,-10. p=1.9,10. specifymaskpoly maskID=5 p=0.0,10. p=0.0,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=6 p=0.

48、,10. p=0.,-10. p=0.24,-10. p=0.24,10. specifymaskpoly maskID=7 p=1.9,10. p=1.9,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=8 p=1.85,10. p=1.85,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=9 p=0.19,10. p=0.19,-10. p=0.24,-10. p=0.24,10. specifymaskpoly maskID=10 p=1.9,10. p=1.9,-10. p=1.95,-

49、10. p=1.95,10. specifymaskpoly maskID=11 p=2.0,10. p=2.0,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=12 p=0.0,10. p=0.0,-10. p=0.12,-10. p=0.12,10. specifymaskpoly maskID=13 p=0.24,10. p=0.24,-10. p=0.12,-10. p=0.12,10. specifymaskpoly maskID=14 p=0.24,10. p=0.24,-10. p=0.12,-10. p=0.12,10. spe

50、cifymaskpoly maskID=15 p=2.0,10. p=2.0,-10. p=2.15,-10. p=2.15,10. specifymaskpoly maskID=16 p=0.24,10. p=0.24,-10. p=0.12,-10. p=0.12,10.# Etch 120nm using mask layer with ID 1 and 2 degrees（刻蚀窗口） GeometryEtch thickness=0.12 maskID=1 revers angle=90 GeometryEtch thickness=0.12 maskID=2 revers angle

51、=90# Export the data into tonyplot3D format Export basename=vpex01_2# Implant phosphor at 190keV N-（离子注入） Implant phosphor energy=180 dose=1e17 tilt=7 rotation=30# Export the data into tonyplot3D format Export basename=vpex01_3 Anneal at 1000C with ramp-up to 1100CDiffuse time=5 sec temp=1000 t.final=1100# Deposit 80nm of resist（淀积光刻胶） Geometrydepo thickness=0.08 material=photoresist# Etch photoresist （刻蚀光刻胶） GeometryEtch thickness=0.13 maskID=4 revers angle=90# Exp