2010年FPGA大作业试题_第1页
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文档简介

一、笔答部分（60分）1、请讨论SRAM－FPGA、反熔丝、EEPROM的CPLD的结构特征，并5分）（1）在相同规模的条件下，哪一种可能的资源利用率最高，为什么？（2）为什么？（3）在相同的资源利用的条件下，FPGA和活性好，为什么？2、在采用FPGA或CPLD作为目标器件，来实现你的逻辑设计时，其选择的原5分）3、流水线技术提高系统处理速度同时也会造成输出滞后，并且需要额外的寄存FPGA而如使用CPLD来实现路逻辑，往往不必采用流水线方式，为什么？（5分）4、请叙述几种FPGA5分）5FPGA5分）6、请简述如何保证FPGA的设计收敛？（5分）7、从Xilinx或Altera公司的产品中任选一款嵌入式微处理器，请说明该处理器8分）8、以Xilinx或Altera的FPGA芯片为例，说明一下其各种配置方式以及配置过5分）9、请说一下你是如何理解、FPGA、结构化ASIC5分）10、请解释FPGA为什么适合DSP7分）11、请查阅Xilinx或Altera公司最新系列FPGA，说明其最新特性、资源、5分）二、实验部分（40分）注：此部分实验的设计语言、设计工具、FPGA器件任选，只要能满足设计要求即可。1、只读存储器（）的IP15分）设计要求：针对某一FPGA器件，调用一个只读存储器ROM的IP核，并在ROM中存实验报告要求：要提交：说明IP核调用过程，及ROM中存储数据的产生方法。HDL源程序仿真结果波形图进行FPGA的综合与实现，给出资源利用率的报告。2、自拟设计（25分）设计要求：设计内容可根据自己的兴趣或结合课题任选，难易程度不限，但不应是课堂讲义中的实例。从FPGAISE中的COREGeneratorIP核加入设计中，至少要用到时钟管理，其他不限。用HDLTest－Bench序，其中一种应为TextIO方式。实验报告内容要求：1）设计概况，包括设计内容描述、设计结构框图、输入输出端口定义。2）所调用的IP核的描述。3）所用FPGA器件的性能描述（系列、型号、资源等）4）VHDL/Verilog源程序4）VHDL/Verilog仿真测试源程序，TextIO的输入输出文件。5）仿真结果波形图6）综合报告（注：通过加不同约束条件观察综合结果的不同）7）FPGA各位同学你们好：附件是《基于FPGA的数字信号处理》课程的大作业试题，请大家：1、下学期开学一周之

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