第七章大规模数字集成电路

大规模数字集成电路

第七章北京邮电大学徐惠民大规模集成电路概述按我国的国家标准，大规模数字集成电路的分类：大规模集成电路概述专用集成电路的分类全定制集成电路：由制造厂家，按用户提出的逻辑要求,针对某种应用而专门设计和制造的集成电路芯片。只有当芯片生产的数量相当大的时候，才会使用这种设计方法。半定制集成电路：由制造厂家按照一定的标准完成器件的布局和制造，也就是给用户提供集成电路的半成品，再根据用户提出的要求，进行布线设计和连线，成为具体的产品。半定制集成电路有两种基本的形式：基于门阵列的电路和基于标准单元的电路。大规模集成电路概述可编程逻辑器件可编程逻辑器件(ProgrammableLogicDevice简称PLD)就是一种由用户编程实现某种逻辑功能的半定制集成电路。早期的可编程逻辑器件都是由“与阵列”和“或阵列”构成的。与阵列就是一系列多输入与门，用来产生乘积项或者最小项；或阵列就是一系列或门，用来将乘积项组合成与或表达式。实现各种组合电路。如果加上触发器，就可以实现各种时序电路。大规模集成电路概述PLD电路的表示方法

由于PLD的阵列规模大,它的与门和或门的表示方法和传统的表示方法不同。

PLD的连接表示法：固定连接编程连接未连接大规模集成电路概述PLD中与门,或门及简化与门的表示方法：

大规模集成电路概述与-或阵列构成的可编程逻辑器件如果与门输入连接可以改变，称为与阵列可编程。如果或门输入连接可以改变，称为或阵列可编程。如果与门、或门的输入都可以改变，称为与-或阵列都可编程。

大规模集成电路概述阵列图是用来描述PLD内部元件连接关系的一种特别的逻辑图。

大规模集成电路概述到20世纪80年代，开始推出两种规模更大，使用效率更高的可编程逻辑器件：复杂可编程逻辑器件CPLD（ComplexProgrammableLogicDevice)现场可编程门阵列FPGA（FieldProgrammableGateArray）它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。成为现在广泛使用的可编程逻辑器件。大规模集成电路概述PLD的分类

按与或阵列可编程性分类

与阵列固定,或阵列可编程的PLD，可擦除可编程只读存储器EPROM即属于此类PLD。与或阵列均可编程的PLD，就是一般所说的PLA器件。与阵列可编程,或阵列固定的PLD，可编程阵列逻辑(PAL),通用阵列逻辑(GAL)等均属于此类PLD。大规模集成电路概述按集成度分类

低密度可编程逻辑器件(LDPLD)，集成度小于1000门/每片的可编程逻辑器件，PAL和GAL属于此列。高密度可编程逻辑器件(HDPLD)，集成度大于1000门/每片。复杂的可编程逻辑器件CPLD和现场可编程门阵列FPGA都属于HDPLD。

大规模集成电路概述按编程工艺分类

熔丝或反熔丝编程器件。通过熔丝的连接或断开实现连接编程。属于一次性编程。浮栅编程器件。采用悬浮栅储存电荷的方法来保存数据。通过注入或擦除悬浮栅的电子来实现编程。属于非易失可重复擦除器件。静态存储器(SRAM)编程器件。将决定系统逻辑功能和互连的配置数据存储在SRAM，并由此决定PLD的连接。每次开机都要将保存好的配置数据加载到SRAM，器件才可以工作。大规模集成电路概述PLD的性能特点：减小系统体积增强了逻辑设计的灵活性提高了系统的处理速度和可靠性缩短了设计周期,降低了系统成本系统可以具有加密功能存储器存储器从应用的角度分为两大类：随机存储器RAM（RandomAccessMemory）和只读存储器ROM（ReadOnlyMemory）。随机存储器是随时可以按地址进行读写的存储器，读写的速度比较快。只读存储器工作时一般只读出数据。但是，现在的许多只读存储器也是经常可以改写数据的，但是速度较慢，而且不能按指定地址直接改写，往往是要先擦除再写入。和随机读写的工作方式还是有区别。存储器存储矩阵由许多存储单元组成，存储器的容量由存储单元的数目和每个存储单元的数据位数来决定。译码器对输入地址译码，n位地址可访问2n个存储单元。读写电路完成存储器和其他电路的连接。随机存储器存储器静态随机存储器T1~T4构成触发器，存储一位信息；T5T6是传输门，由译码器输出控制，选择读写单元；T7T8也受译码输出控制；K1~K5构成双向数据缓冲器，控制读、写。存储器动态随机存储器动态随机存储器利用一个MOS管和一个电容就可以存储一位信息。选择线受地址译码器的输出控制。

电容上存储的信息并不能保持很长的时间。为了信息能长期保存，要对电容定期的进行充电，以防止信息的丢失。这种操作称为动态存储器的刷新。

存储器静态存储元的优点是使用方便，不需定期刷新，工作速度较快。但是每位存储元需要的MOS管多，集成度低，成本高，只能用于小容量存储器。动态存储元的优点是元件少、功耗低，成本低，适合于构成大容量存储器，缺点是需要进行周期性刷新，使得动态存储器的工作速度受到一定的影响。存储器只读存储器ROM只读存储器的整体结构和RAM的结构相似，也是由译码电路、存储矩阵和读写电路构成。具体的存储结构有很大区别由于译码器是与门结构，存储单元是由或非门构成，逻辑上看成或门。所以ROM可以看出是与阵列固定，或阵列可编程的PLD。存储器

ROM的分类固定只读存储器ROM可编程只读存储器PROM可编程可擦除只读存储器EPROM紫外线照射擦除的UVEPROM电擦除的E2PROMFLASH闪烁存储器存储器ROM作为逻辑器件ROM除了作为存储器使用外，还可以当作通用的组合逻辑电路，ROM的编程就是把组合逻辑电路的真值表存储在ROM中。ROM的与阵列就是最小项发生器。用ROM实现逻辑函数时，要将函数表示为最小项表达式。选择所需要的最小项，由或阵列“相或”，就得到函数的实现。不需要逻辑化简。存储器例1：试用适当容量的PROM将四位二进制码转换为四位格雷码。存储器由真值表可写出输出函数式(最小项表达式）：G3=∑m（8、9、10、11、12、13、14、15）G2=∑m（4、5、6、7、8、9、10、11）G1=∑m（2、3、4、5、10、11、12、13）G0=∑m（1、2、5、6、9、10、13、14）

存储器B-G码变换器的PROM阵列图：G3=∑m（8、9、10、11、12、13、14、15）G2=∑m（4、5、6、7、8、9、10、11）G1=∑m（2、3、4、5、10、11、12、13）G0=∑m（1、2、5、6、9、10、13、14）

需要的ROM的容量为16×4位。

存储器例2用ROM实现序列信号发生器。实现以下四组序列信号： F1=0100110000011; F2=0001101000111; F3=0100010000111; F4=1100111000110。序列长度为13，需要4级触发器，构成模13的计数器，作为信号源。再用ROM作为组合电路，产生序列。存储器F1=∑m（1、4、5、11、12）;F2=∑m（3、4、6、10、11、12）;F3=∑m（1、5、10、11、12）;F4=∑m（0、1、4、5、6、10、11）。

存储器存储容量的扩展存储器是由存储芯片组成的。使用一片存储芯片，往往不能满足存储器容量的要求。这时，就需要用多片存储芯片来扩展容量。扩展容量有两种需求：位扩展和地址扩展。当存储单元的存储位数不能满足需要时，要进行位扩展；当存储单元数目不能满足需要时，要进行抵制扩展。不论是哪一种扩展，都要注意扩展后存储芯片的译码选择。存储器位扩展有的存储芯片的数据位只有1位、2位、或者4位。如果要构成8位数据的存储器，芯片的数据位就不够，需要进行位扩展。用存储器的位数除以芯片的数据位数，就是要使用的芯片数。用两片8K×4位芯片扩展为8K×8位存储器。存储器位扩展是由几片芯片构成一组存储器，一组芯片的连接应该是：（1）各芯片的各条地址线分别并联，并联后连接到输入的地址线。（2）各芯片的片选端并联，连接到外加的片选输入，使得各芯片用相同的地址进行选择。（3）各芯片的数据线分别连接到输入的数据线，形成数据线的扩展，也就是位扩展。存储器地址扩展地址扩展也是由几片芯片构成一组存储器，一增加存储单元数目。此时的一组芯片的连接应该是：（1）各芯片的各条地址线并联，并联后连接到输入的地址线。（2）各芯片的数据线并联，并联后和系统的数据线连接。（3）各芯片的片选端连接到译码器的不同输出端，也就是要用不同的高位地址来选择不同的芯片，使得各芯片具有不同的地址。整个存储器的地址得到扩展。存储器如图用两片8K×8位芯片扩展为16K×8位存储器。分析每块芯片的地址范围。确定片选有效的高位地址，对ROM1就是000。再加上片内地址的最小值和最大值，就是地址范围。存储器要在20位地址的系统中用两片8K×8位ROM芯片构成16K×8位存储器，地址范围是(FC000)16~(FFFFF)16。请设计这个存储系统。根据给定的地址，列出选中芯片所需要的高位地址值，作出部分真值表；

-根据部分真值表，设计相应的译码电路

。可编程逻辑阵列（PLA）PLA是一种与阵列、或阵列都可以编程的可编程逻辑器件。还可以包含触发器。与阵列提供的是“乘积项”，而不是最小项，需要对表达式进行逻辑简化。可以使用较小（和ROM相比）的芯片面积来实现。可编程逻辑阵列（PLA）用PLA设计实现二进制码到格雷码的转换器。-作出卡诺图，得到简化表达式：-最后得到的阵列图，比用ROM实现要简单可编程阵列逻辑（PAL）PAL的基本结构是由可编程的“与”阵列和固定的“或”阵列组成。PAL中的或阵列，就是一组输入数目固定的或门。PAL无论在速度、成本还是效率上都优于PROM和PLA。它的基本结构也成为以后出现的GAL芯片以及功能更强大的CPLD的基础。可编程阵列逻辑（PAL）PAL的基本结构PAL的基本单元是一个可编程的与阵列和一个输入数目固定的或门。-输出可以使用或门，或者使用或非门。-输出结构形式很多，下面介绍两种。可编程阵列逻辑（PAL）可编程输出结构这种结构的I/O端除了作为输出端外，还可以有多种用法：作为三态门输出：有一个乘积项专门控制三态门的使能端；作为输入端使用：此时三态输出一定是高阻抗状态；在作为输出端使用的同时，也反馈输入到与阵列，可以构成反馈型时序电路。以上的各种用法的选择，可以通过对PAL的编程来实现。可编程阵列逻辑（PAL）带反馈的寄存器输出结构它的输出端多了一个D触发器，从而使电路具有记忆功能，易于实现各种时序逻辑电路。与-或阵列提供触发器的激励信号；触发器的输出还可以反馈给与或阵列。可编程阵列逻辑PAL芯片示例：PAL16L8PAL16L8有10个固定的输入，2个固定的输出；还有6个可编程的I/O端：可以当输入，也可以当输出，所以最多可以有16个输入端，最多有8个输出端（但不能同时发生），这就是名字的含义。通用阵列逻辑GALGAL和PAL一样也是与阵列可编程，或阵列固定的PLD器件。GAL的性能特点GAL采用E2COM工艺，功耗低、速度快，可电擦写反复编程；GAL的输出结构配置了输出逻辑宏单元，它既可以设置成组合逻辑电路输出，又可以设置为寄存器输出，使得GAL可以在功能上代替各种PAL；具有加密单元，可有效防止复制。通用阵列逻辑GAL输出逻辑宏单元OLMC乘积项数据选择器，选择第一乘积项是用于输出还是三态控制。三态数据选择器，选择三态控制的4种来源：第一乘积项,外接OE,低电平、高电平

反馈数据选择器，选择反馈来源：触发器反相输出,本单元输出,相邻单元输出或固定低电平。

输出数据选择器，选择输出是来自D触发器(时序)还是异或门(组合)

或门：最多8个乘积项之或。异或门：决定输出高电平有效还是低电平有效。D触发器，时序输出才用。三态缓冲器。通用阵列逻辑GALOLMC的输出组态（1）寄存器输出。此时，或门的输出连接到D触发器的输入。D触发器的输出通过三态门连接到输出。三态门的控制信号来自OE引脚。通用阵列逻辑GAL（2）时序电路中的组合输出此时，其他的OLMC可能是寄存器输出，但是，对于这个OLMC来说，是组合电路的输出。或门的输出经过异或门连接到输出端的三态门，三态控制由第一个乘积项来控制。时钟端和OE都被其他单元所使用通用阵列逻辑GAL（3）单纯的组合输出此时，整个芯片都用作组合电路设计。或门输入连接到8个乘积项。输出三态缓冲器是处于常开状态，不提供高阻抗输出状态。通用阵列逻辑GAL（4）带反馈的组合输出和第三种组态有两点不同：其一是输出三态缓冲器不是处于常开状态，而是受第一个乘积项的控制，相应的，或门输入也只连接到7个乘积项。其二是输出还要反馈到与阵列的输入。可以用来构成电位型时序电路。通用阵列逻辑GAL（5）专用的输入组态此时，输出端当作输入端来使用。OLMC中的F选择器，为相邻单元的输出提供反馈到与阵列的通道。也就是，将相邻单元的输出端当作输入端来使用。通用阵列逻辑GALGAL16V8的阵列图与阵列有8个输入缓冲器和8个反馈/输入缓冲器；有8个输出逻辑宏单元OLMD；与阵列有64个乘积项，32个变量输入；复杂可编程逻辑器件(CPLD)CPLD器件的基本体系结构CPLD的结构由三种主要部件构成：宏单元（marocell）、可编程连线阵列（ProgrammableInterconnectArray，PIA）和输入输出I/O控制块。宏单元也称为逻辑宏单元，CPLD的逻辑功能主要就是由宏单元来实现的。“可编程连线阵列”。负责宏单元和I/O控制块之间的连接，也负责宏单元和宏单元之间的连接。

I/O控制块实现输入输出接口的电气特性控制。比如可以设定输出的高低电平、源极开路输出、三态输出等。复杂可编程逻辑器件(CPLD)示例：MAX7000E和7000S器件的结构图可擦除可编程逻辑器件

宏单元(MACROCELL)宏单元由3个功能部件块组成：逻辑阵列及或门、乘积项选择矩阵和可编程触发器。

宏单元的基本构成就是一个PAL阵列：与阵列可编程，或阵列固定。逻辑阵列就是图中的与阵列，或阵列就是图中的或门。乘积项选择器的英文名称是“ProductSelectMatrix”，这个部件完成的就是对于乘积项的选择作用。是CPLD具有复杂功能的关键部件。

复杂可编程逻辑器件(CPLD)乘积项选择器选择加到或门的乘积项的来源：可以是直接来宏单元本身的5个乘积项，也可以是来自同一个LAB中其他宏单元的或门输出。使得或门的输入实际上可以超过5个可以控制异或门的输入，为用户提供“或门”以及“或非门”的选择。还可以将乘积项选择为触发器的时钟输入，清零输入，等等。复杂可编程逻辑器件(CPLD)可编程触发器若作为寄存器使用，每个宏单元的触发器，可以独立地编程为具有可编程时钟控制的D、T、JK或RS触发器工作方式。每个可编程的触发器，可以按三种不同方式实现钟控。每个触发器也支持异步清除和异步置位功能。复杂可编程逻辑器件(CPLD)可编程连线阵列(PIA)下图示出PIA的信号如何布线到LAB与门的一个输入是可编程的，可以根据需要置为0或者置为1，这样就可以实现PIA的任何一条线和LAB的某一条线的连接。复杂可编程逻辑器件(CPLD)MAX7000系列产品一览表复杂可编程逻辑器件(CPLD)Altera公司还推出了类似于7000系列性能的低电压供电的CPLD芯片，命名为MAX3000系列，价格比7000系列的更低。芯片宏单元的数目最多也增加到了512个。现场可编程门阵列(FPGA)FPGA芯片的基本结构和CPLD很相似，有两点主要区别：逻辑单元比宏单元简单，数量更多；在不同行、列的逻辑单元之间都存在着连线的通道，各部件之间的连线可以按需要任意进行现场可编程门阵列(FPGA)Altera公司FPGA芯片基本结构这种FPGA由许多逻辑阵列块组成，每个逻辑阵列块由若干逻辑单元LE构成。除此以外，Altera的FPGA芯片中还有一定容量的随机存储器RAM。

现场可编程门阵列(FPGA)逻辑阵列块(LAB)FPGA芯片中的逻辑阵列块主要是由若干个逻辑单元LE和局部连线带构成。一个LAB由8-10个LE构成。现场可编程门阵列(FPGA)逻辑单元(LE)每个LE含有一个4输入的查找表LUT(Look-UpTable)、一个可编程的具有时钟使能控制的寄存器（触发器）、进位链和级联链。现场可编程门阵列(FPGA)查找表LUT是一种4输入的函数发生器，它能产生任何一种4变量的组合逻辑函数的输出。如果实现的逻辑函数的输入多于4个，就可以通过几个LUT查找表的链接来加以实现。4位查找表比CPLD中的基本逻辑阵列要简单的多。使用也更加灵活，对于逻辑资源的使用也更加有效。现场可编程门阵列(FPGA)可编程寄存器也称可编程触发器。每个LE都有一个。整个芯片的触发器数目很大。LE中的可编程触发器可设置成D、T、JK或RS触发器。这个触发器还有时钟使能的输入。只有时钟使能输入有效时，时钟的输入才会有效。清零、置位端的输入也是可编程的。现场可编程门阵列(FPGA)嵌入式RAM块Altera早期的产品中称为嵌入式阵列块。每个RAM块的容量是4Kbit（4096位），还有512位奇偶校验位。RAM是可编程的：可以配置为多种存储器的模式(双端口、单端口)来使用。也可以配置成多种规格的存储单元(4096×1位、2048×2位、1024×4位、512×8位、256×16位、128×32位)来使用。现场可编程门阵列(FPGA)输入输出单元(IOE)一个输入输出单元IOE包含一个双向的I/O缓冲器和3个寄存器：一个输入寄存器、一个输出寄存器和一个输出三态控制寄存器。在输入输出单元IOE的控制下，FPGA芯片的每一个I/O引脚都可以作为输入、输出，或者双向引脚。现场可编程门阵列(FPGA)FPGA芯片的编程FPGA芯片的编程一般都采用SRAM技术。也就是通过SRAM单元设置为1状态或者0状态，来决定逻辑阵列的编