基本逻辑运算及集成逻辑门

基本逻辑运算及集成逻辑门第一页，共一百五十二页，2022年，8月28日2.1基本逻辑运算

在客观世界中，事物的发展变化通常都是有一定因果关系的。例如：电灯的亮与灭决定于电源是否接通；如果电源接通了，电灯就会亮，否则就灭。这里电源接通与否是“因”，电灯亮与不亮是“果”。这种因果关系，一般称为逻辑关系。反映和处理逻辑关系的数学工具，就是逻辑代数（布尔代数）（开关代数）。第二页，共一百五十二页，2022年，8月28日数字电路的输出信号与输入信号之间的关系就是逻辑关系，所以数字电路的工作状态可以用逻辑代数来描述。逻辑代数和普通代数一样，用字母代表变量。逻辑代数的变量称为逻辑变量。和普通代数不同的是，逻辑变量只有两种取值，并用二元常量“0”和“1”来表示。注意逻辑代数中的“0”和“1”并不表示数量的大小，而是表示两种对立的逻辑状态。如是和非、真和假、高和低、有和无、开和关等。

逻辑代数（布尔）基础－－基本概念第三页，共一百五十二页，2022年，8月28日一个结论成立与否，取决于与其相关的前提条件是否成立。结论与前提条件之间的因果关系叫逻辑函数。记作：

第四页，共一百五十二页，2022年，8月28日在客观世界中最基本的逻辑关系只有三种与逻辑关系或逻辑关系非逻辑关系所以逻辑代数中变量的运算，也只有与运算、或运算和非运算3种基本逻辑运算。其它任何复杂的逻辑运算都可以用这3种基本逻辑运算来实现。第五页，共一百五十二页，2022年，8月28日表2–1与逻辑的真值表(a)功能表(b)真值表AB

FABF假假假真真假真真假假假真000110110001图2–1与门逻辑电路实例图第六页，共一百五十二页，2022年，8月28日与逻辑关系只有当决定一件事情的所有条件全部具备时，这件事情才会发生。例如：

2.1.1与逻辑(与运算、逻辑乘)与逻辑电路第七页，共一百五十二页，2022年，8月28日表2–1与逻辑的真值表

(a)(b)AB

FABF假假假真真假真真假假假真000110110001逻辑电路逻辑的真值表电路的功能，改作如下描述：“开关A断开，开关B也断开，则电灯F熄灭”。显然这三个语句都是逻辑变量，分别记作A，B，F。第八页，共一百五十二页，2022年，8月28日

由表可知，上述三个语句之间的因果关系属于与逻辑。其逻辑表达式(也叫逻辑函数式)为：

F=A·B读作“F等于A乘B”。在不致于混淆的情况下，可以把符号“·”省掉。在有些文献中，也采用∩、∧、&等符号来表示逻辑乘。逻辑表达式(也叫逻辑函数式)第九页，共一百五十二页，2022年，8月28日

0·0=00·1=01·0=01·1=10·A=01·A=AA·A=A逻辑乘的基本运算规则第十页，共一百五十二页，2022年，8月28日

实现“与运算”的电路叫与门，其逻辑符号如图2-2所示，其中图(a)是我国常用的传统符号，图(b)为国外流行符号，图(c)为国家标准符号。

图2–2与门的逻辑符号逻辑符号第十一页，共一百五十二页，2022年，8月28日①电路图②功能表③真值表④逻辑符号⑤逻辑表达式逻辑关系的表达方式有五种小结第十二页，共一百五十二页，2022年，8月28日与逻辑关系表达方式及逻辑运算规律与逻辑电路图Y=AB与逻辑表达式与逻辑符号与逻辑运算规律0·A=01·A=AA·A=A第十三页，共一百五十二页，2022年，8月28日2.1.2或逻辑(或运算、逻辑加)或逻辑关系在决定一件事情的所有条件中，只要具备一个或一个以上的条件，这件事情就会发生。例如：或逻辑电路第十四页，共一百五十二页，2022年，8月28日或逻辑(或运算、逻辑加)或逻辑的真值表第十五页，共一百五十二页，2022年，8月28日上述三个语句之间的因果关系属于或逻辑。其逻辑表达式为：F=A+B

读作“F等于A加B”。有些文献也采用∪、∨等符号来表示逻辑加。或逻辑(或运算、逻辑加)逻辑表达式(也叫逻辑函数式)第十六页，共一百五十二页，2022年，8月28日逻辑或的运算规则为：0+0=00+1=11+0=11+1=1 0+A=A1+A=1A+A=A逻辑或的基本运算规则实现“或运算”的电路叫或门，其逻辑符号如图第十七页，共一百五十二页，2022年，8月28日图2–3或门的逻辑符号逻辑符号第十八页，共一百五十二页，2022年，8月28日或逻辑关系表达方式及逻辑运算规律或逻辑电路图Y=A＋B或逻辑表达式或逻辑运算规律或逻辑符号0+A=A1+A=1A+A=A第十九页，共一百五十二页，2022年，8月28日非逻辑关系若前提条件为“真”，则结论为“假”；若前提条件为“假”，则结论为“真”。即结论是对前提条件的否定，这种因果关系叫非逻辑。2.1.3非逻辑(非运算，逻辑反)例如，图所示电路的功能：“若开关A闭合，则电灯F不亮；开关A断开，则电灯F就亮”。图2–4非门逻辑电路实例图第二十页，共一百五十二页，2022年，8月28日(a)功能表(b)真值表A

FAF假真真假0110表2–3非逻辑的真值表

非逻辑的真值表第二十一页，共一百五十二页，2022年，8月28日上述两个语句之间的因果关系属于非逻辑，也叫非运算或者叫逻辑反。其逻辑表达式为：读作“F等于A非”。通常称A为原变量，为反变量，二者共同称为互补变量。逻辑表达式(也叫逻辑函数式)第二十二页，共一百五十二页，2022年，8月28日图2–5非门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号逻辑非的基本运算规则完成“非运算”的电路叫非门或者叫反相器，其逻辑符号如图。逻辑符号第二十三页，共一百五十二页，2022年，8月28日非逻辑关系表达方式及逻辑运算规律非逻辑电路图非逻辑运算规律非逻辑符号F=非逻辑关系表达式第二十四页，共一百五十二页，2022年，8月28日2.2常用复合逻辑

“与非”逻辑是“与”逻辑和“非”逻辑的组合。先“与”再“非”。其表达式为2.2.1“与非”逻辑第二十五页，共一百五十二页，2022年，8月28日图2–6与非门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号

实现“与非”逻辑运算的电路叫“与非门”。其逻辑符号如图2-6所示。

第二十六页，共一百五十二页，2022年，8月28日

“或非”逻辑是“或”逻辑和“非”逻辑的组合。先“或”后“非”。其表达式为：2.2.2“或非”逻辑第二十七页，共一百五十二页，2022年，8月28日

实现“或非”逻辑运算的电路叫“或非门”。其逻辑符号如图2-7所示。图2–7或非门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号第二十八页，共一百五十二页，2022年，8月28日“与或非”逻辑是“与”、“或”、“非”三种基本逻辑的组合。先“与”再“或”最后“非”。其表达式为：

2.2.3“与或非”逻辑第二十九页，共一百五十二页，2022年，8月28日

实现“与或非”逻辑运算的电路叫“与或非门”。其逻辑符号如图2-8所示。图2–8与或非门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号第三十页，共一百五十二页，2022年，8月28日若两个输入变量A、B的取值相异，则输出变量F为1；若A、B的取值相同，则F为0。这种逻辑关系叫“异或”逻辑，其逻辑表达式为：读作“F等于A异或B”。2.2.4“异或”逻辑及“同或”逻辑1.两变量的“异或”及“同或”逻辑(1)“异或”逻辑第三十一页，共一百五十二页，2022年，8月28日

实现“异或”运算的电路叫“异或门”。其逻辑符号如图2-9所示。图2–9异或门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号第三十二页，共一百五十二页，2022年，8月28日

若两个输入变量A、B的取值相同，则输出变量F为1；若A、B取值相异，则F为0。这种逻辑关系叫“同或”逻辑，也叫“符合”逻辑。其逻辑表达式为：(2)“同或”逻辑第三十三页，共一百五十二页，2022年，8月28日

实现“同或”运算的电路叫“同或门”。其逻辑符号如图2-10所示。

图2–10同或门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号第三十四页，共一百五十二页，2022年，8月28日两变量的“异或”及“同或”逻辑的真值表如表2-4所示。表2-4“异或”及“同或”逻辑真值表

AB0001101101101001“异或”运算也叫“模2加”运算。第三十五页，共一百五十二页，2022年，8月28日

反函数的定义：对于输入变量的所有取值组合，函数F1和F2的取值总是相反，则称F1和F2互为反函数,记作：

由表2-4可知，两变量的“异或逻辑”和“同或逻辑”互为反函数。即

由对偶规则(见第三章)可知，AB和A⊙B互为对偶式。第三十六页，共一百五十二页，2022年，8月28日

2.多变量的“异或”及“同或”逻辑

多变量的“异或”或“同或”运算，要利用两变量的“异或门”或“同或门”来实现。(1)多变量的“异或”逻辑第三十七页，共一百五十二页，2022年，8月28日图2–12多变量的“同或”电路(2)多变量的“同或”逻辑第三十八页，共一百五十二页，2022年，8月28日

(3)n个变量的“异或”逻辑的输出值和输入变量取值的对应关系是：输入变量的取值组合中，有奇数个1时，“异或”逻辑的输出值为1；反之，输出值为0。利用此特性，可作为奇偶校验码校验位的产生电路。“异或”逻辑电路，可以用作奇校验码的接收端的错码检测电路。当它输出“0”时，表示输入代码有错码；当它输出“1”时，表示输入代码无错码。(有可能有偶数位错码，但发生的概率很小。)也可用于偶校验码的错码检测，只是其输出值“1”和“0”的含义与检测奇校验码时相反。第三十九页，共一百五十二页，2022年，8月28日

(4)偶数个变量的“同或”，等于这偶数个变量的“异或”之非。如：

A⊙B=A⊙B⊙C⊙D=

奇数个变量的“同或”，等于这奇数个变量的“异或”。如：A⊙B⊙C=第四十页，共一百五十二页，2022年，8月28日2.3正负逻辑

在数字系统中，逻辑值是用逻辑电平表示的。若用逻辑高电平UOH表示逻辑“真”，用逻辑低电平UOL表示逻辑“假”，则称为正逻辑；反之，则称为负逻辑。本教材采用正逻辑。当规定“真”记作“1”，“假”记作“0”时，正逻辑可描述为：若UOH代表“1”，UOL代表“0”；反之，则为负逻辑。

UOH和UOL的差值(叫逻辑摆幅)愈大，则“１”和“0”的区别越明显，电路可靠性越高。2.3.1正负逻辑第四十一页，共一百五十二页，2022年，8月28日逻辑运算的优先级别决定了逻辑运算的先后顺序。在求解逻辑函数时，应首先进行级别高的逻辑运算。各种逻辑运算的优先级别，优先顺序为：圆括号非运算与运算或运算。2.3.2逻辑运算的优先级别第四十二页，共一百五十二页，2022年，8月28日

“与”、“或”、“非”是逻辑代数中三种最基本的逻辑运算。任何逻辑函数都可以用这三种运算的组合来构成。即任何数字系统都可以用这三种逻辑门来实现。因此，称“与”、“或”、“非”是一个完备集合，简称完备集。但是，它不是最好的完备集，因为用它实现逻辑函数，必须同时使用三种不同的逻辑门，这对数字系统的制造、维修都不方便。2.3.3逻辑运算的完备性第四十三页，共一百五十二页，2022年，8月28日利用“与”和“非”可以得出“或”；利用“或”和“非”可以得出“与”。因此，“与非”、“或非”、“与或非”这三种复合运算中的任何一种都能实现“与”、“或”、“非”的功能，即这三种复合运算各自都是完备集。因此，利用“与非门”、“或非门”、“与或非门”中的任何一种，都可以实现任何逻辑函数，这给数字系统的制造、维修带来了极大的方便。逻辑运算的完备性第四十四页，共一百五十二页，2022年，8月28日2.4集成逻辑门若集成电路完成的功能是逻辑功能则称为逻辑集成电路；若集成电路完成的功能是数字功能，则称为数字集成电路。最简单的数字集成电路是集成逻辑门。集成逻辑门分类：①双极性晶体管逻辑门②单极性绝缘栅场效应管逻辑门，简称MOS门。第四十五页，共一百五十二页，2022年，8月28日单极性MOS门主要有PMOS门(P沟道增强型MOS管构成的逻辑门)、NMOS门(N沟道增强型MOS管构成的逻辑门)和CMOS门(利用PMOS管和NMOS管构成的互补电路构成的门电路，故又叫做互补MOS门双极性晶体管逻辑门主要有TTL门(晶体管-晶体管逻辑门)、ECL门(射极耦合逻辑门)和I2L门(集成注入逻辑门)等第四十六页，共一百五十二页，2022年，8月28日2.4.1TTL与非门

典型的TTL与非门的电路如图2-13(a)。图2–13典型的TTL与非门电路

(a)电路原理图；(b)多射极晶体管的等效电路第四十七页，共一百五十二页，2022年，8月28日（3）晶体管V3、V4、V5和电阻R4、R5构成输出级，它们的功能是非运算。在正常工作时，V4和V5总是一个截止，另一个饱和。1.电路结构（1）输入级的功能是对输入变量A、B、C实现“与运算”。（2）晶体管V2和电阻R2、R3构成中间级，其集电极和发射极各输出一个极性相反的电平，分别用来控制晶体管V4和V5的工作状态。第四十八页，共一百五十二页，2022年，8月28日

(1)输入端至少有一个为低电平(UIL=0.3V)。当输入端至少有一个接低电平UIL(0.3V)时，接低电平的发射结正向导通，则V1的基极电位UB1=UBE1+UIL=0.7+0.3=1V。为使V1的集电结及V2和V5的发射结同时导通，UB1至少应当等于2.1V(UB1=UBC1+UBE2+UBE5)。现在UB1=1V，所以，V2和V5必然截止。由于V2截止，故IC2≈0，R2中的电流也很小，因而R2上的电压很小。因此有2.功能分析第四十九页，共一百五十二页，2022年，8月28日

该电压使V3和V4的发射结处于良好的正向导通状态，V5处于截止状态，此时输出电压等于高电平(3.6V)。

UO=UOH=UC2-UBE3-UBE4=5-0.7-0.7=3.6V此值未计入R2上的压降，所以实际的UOH小于3.6V。

当UO=UOH时，称与非门处于关闭状态。第五十页，共一百五十二页，2022年，8月28日

(2)输入端全部接高电平(UIH=3.6V)。V1的基极电位UB1最高不会超过2.1V。因为当UB1≥2.1V时，V1的集电结及V2和V5的发射结会同时导通，把UB1钳在UB1=UBC1+UBE2+UBE5=0.7+0.7+0.7=2.1V。所以，当各个输入端都接高电平UIH(3.6V)时，V1的所有发射结均截止。这时+UCC通过R1使V1的集电结及V2和V5的发射结同时导通，从而使V2和V5处于饱和状态。此时V2的集电极电位为：UC2=UCES2+UBE5≈0.3+0.7=1V第五十一页，共一百五十二页，2022年，8月28日

UC2加到V3的基极，由于R4的存在，可以使V3导通。所以，V4的基极电位和射极电位分别为：

UB4=UE3≈UC2-UBE3=1-0.7=0.3VUE4=UCES5≈0.3V可见，V4的发射结偏压UBE4=UB4-UE4=0.3-0.3=0V，所以，V4处于截止状态。在V4截止、V5饱和的情况下，输出电压UO为：UO=UOL=UCES5≈0.3V

UO=UOL时，称与非门处于开门状态。

第五十二页，共一百五十二页，2022年，8月28日

综上所述：当输入端至少有一端接低电平(0.3V)时，输出为高电平(3.6V)；当输入端全部接高电平(3.6V)时，输出为低电平(0.3V)。由此可见，该电路的输出和输入之间满足“与非”逻辑关系第五十三页，共一百五十二页，2022年，8月28日

(3)输入端全部悬空。输入端全部悬空时，V1管的发射结全部截止。+UCC通过R1使V1的集电结及V2和V5的发射结同时导通，使V2和V5处于饱和状态，则UB3=UC2=UCES+UBE5=0.3+0.7=1V。由于R4的作用，V3导通，故UBE3=0.7V。此时V2的发射结电压为：UBE4=UB4-UE4=UE3-UCES5=UB3-UBE3-UCES5≈1-0.7-0.3=0V所以V4处于截止状态。第五十四页，共一百五十二页，2022年，8月28日

该电路在输入端全部悬空时，V4截止，V5饱和。故其输出电压UO为：UO=UCES5≈0.3V

可见输入端全部悬空和输入端全部接高电平时，该电路的工作状态完全相同。所以，TTL电路的某输入端悬空，可以等效地看作该端接入了逻辑高电平。实际电路中，悬空易引入干扰，故对不用的输入端一般不悬空，应作相应的处理。第五十五页，共一百五十二页，2022年，8月28日

设V1的发射极A通过RE接地，其它输入端均接高电平，如图所示。在+UCC的作用下，接RE的发射结必然导通，在RE上形成电压UEA。RE越大，其压降UEA越大。实验测知:①RE≤0.7kΩ，其端电压就相当于逻辑低电平。使与非门输出高电平，即与非门处于关门状态。(4)一个输入端通过电阻RE接地，其它输入端接高电平第五十六页，共一百五十二页，2022年，8月28日②RE≥2kΩ，则其端电压UEA达到1.4V，此时V1管的基极电位UB1=UBE1+UEA=0.7+1.4=2.1V，从而使V5导通，V4截止，与非门输出低电平，即与非门处于开门状态。由于V1管的基极电位UB1不可能高于2.1V，因此，不管RE的阻值有多大，其端电压最高为1.4V。该电压值虽然与高电平(3.6)相差甚远，但其效果相当于在该端接入了高电平。第五十七页，共一百五十二页，2022年，8月28日为使与非门可靠地工作在关门状态，RE所允许的最大阻值叫该与非门的关门电阻，记作ROFF。为使与非门可靠地工作在开门状态，RE所允许的最小阻值叫该与非门的开门电阻，记作RON。由上述分析可知，典型TTL与非门的ROFF=0.7kΩ，RON=2kΩ。考虑到不同类型的TTL与非门，其内部结构及元件参数会有所不同，故它们的ROFF及RON也会有所差异。所以，在工程技术中，TTL与非门的ROFF和RON分别取值为0.5kΩ和2kΩ。综合上述，当TTL与非门的某一输入端通过电阻R接地时，若R≤0.5kΩ，则该端相当于输入逻辑低电平；若R≥2kΩ，则该端相当于输入逻辑高电平。

③当与非门的某一输入端通过电阻RE接参考地(其它输入端接高电平)时第五十八页，共一百五十二页，2022年，8月28日

(1)

输出高电平UOH和输出低电平UOL。与非门至少一个输入端接低电平时的输出电压叫输出高电平，记作UOH。不同型号的TTL与非门，其内部结构有所不同，故其UOH也不一样。即使同一个与非门，其UOH也随负载的变化表现出不同的数值。但是只要在2.4~3.6V之间即认为合格。UOH的标准值是3V。与非门的所有输入端都接高电平时的输出电压叫输出低电平，记作UOL。其值只要在0~0.5V之间即认为合格。UOL的标准值是0.3V。3.主要参数第五十九页，共一百五十二页，2022年，8月28日

开门电平UON是保证与非门输出标准低电平时，允许输入的高电平的最小值。只有输入电平大于UON，与非门才进入开门状态，输出低电平。即UON是为使与非门进入开门状态所需要输入的最低电平。一般UON在1.4~1.8V之间。

关门电平UOFF是保证与非门输出标准高电平的90%(2.7V)时，允许输入的低电平的最大值。只有输入电平低于UOFF，与非门才进入关门状态，输出高电平。即UOFF是为使与非门进入关门状态所需要输入的最高电平。一般UOFF在0.8~1V之间。(2)开门电平UON和关门电平UOFF第六十页，共一百五十二页，2022年，8月28日

当与非门的输入端全接高电平时，其输出应为低电平，但是若输入端窜入负向干扰电压，就会使实际输入电平低于UON，致使输出电压不能保证为低电平。在保证与非门输出低电平的前提条件下,允许叠加在输入高电平上的最大负向干扰电压叫高电平噪声容限(或叫高电平干扰容限)，记作UNH。其值一般为：UNH=UIH-UON=3-1.8=1.2V

UIH=3V是输入高电平的标准值。(3)噪声容限UNH和UNL第六十一页，共一百五十二页，2022年，8月28日

当与非门的输入端接有低电平时，其输出应为高电平。若输入端窜入正向干扰，以致使输入低电平叠加上该干扰电压后大于UOFF，则输出就不能保证是高电平。在保证与非门输出高电平的前提下，允许叠加在输入低电平上的最大正向干扰电压叫低电平噪声容限(或叫低电平干扰容限)，记作UNL。其值为：UNL=UOFF-UIL=0.8-0.3=0.5VUIL=0.3V是输入低电平的标准值。第六十二页，共一百五十二页，2022年，8月28日

平均传输延迟时间是衡量门电路运算速度的重要指标。当输入端接入输入信号后，需要经过一定的时间td，才能在输出端产生对应的输出信号。td就叫传输延迟时间。从输入端接入高电平开始，到输出端输出低电平为止，所经历的时间叫导通延迟时间，记作tpHL。测试时，把输入波形的上升边沿的中点，到对应输出波形下降边沿的中点之间的时间间隔作为tpHL的值。(4)平均传输延迟时间tpd第六十三页，共一百五十二页，2022年，8月28日图2–15TTL与非门的延迟时间导通延迟时间截止延迟时间第六十四页，共一百五十二页，2022年，8月28日

从输入端接入低电平开始，到输出端输出高电平为止，所经历的时间叫截止延迟时间，记作tpLH。测试时，把输入波形的下降边沿的中点到对应输出波形的上升边沿的中点之间的时间间隔作为tpLH的值。平均传输延迟时间tpd是tpHL和tpLH的平均值，即TTL门的tpd在3~40ns之间。

第六十五页，共一百五十二页，2022年，8月28日空载功耗输出端不接负载时，门电路消耗的功率叫空载功耗。动态功耗门电路的输出状态由UOH变为UOL(或相反)时，门电路消耗的功率。静态功耗门电路的输出状态不变时，门电路消耗的功率。静态功耗又分为截止功耗和导通功耗。截止功耗POFF

门输出高电平时消耗的功率；导通功耗PON

门输出低电平时消耗的功率。导通功耗大于截止功耗。作为门电路的功耗指标通常是指空载导通功耗。TTL门的功耗范围为1~22mW。

(5)空载功耗第六十六页，共一百五十二页，2022年，8月28日门的平均延迟时间tpd和空载导通功耗PON的乘积叫功耗延迟积或功耗速度积，也叫品质因数，简称pd积。记作M品质因数M=PON·tpd若PON的单位是mW，tpd的单位是ns，则M的单位是pJ(微微焦耳)。M是全面衡量一个门电路品质的重要指标。M越小，其品质越高。

(6)功耗延迟积M第六十七页，共一百五十二页，2022年，8月28日表2–574系列TTL与非门的传输延迟时间tpd和功耗PON产品型号传输延迟时间tpd/ns功耗PON/mW产品名称的意义74001010标准TTL74H00622高速TTL74L00331低功耗TTL74S00319肖特基TTL74LS009.52低功耗肖特基TTL74ALS003.51.3先进低功耗肖特基TTL74AS0038先进肖特基TTL第六十八页，共一百五十二页，2022年，8月28日

输入短路电流IIS是把与非门的一个输入端直接接地(其它输入端悬空)时，由该输入端流向参考地的电流，也叫低电平输入电流。

IIS的典型值约为1.5mA。

输入漏电流IIH是把与非门的一个输入端接高电平(其它输入端悬空)时，流入该输入端的电流，也叫高电平输入电流。因为此时V1管处于倒置状态，故IIH数值很小，

一般为几十微安。(7)输入短路电流IIS和输入漏电流IIH第六十九页，共一百五十二页，2022年，8月28日最大灌电流IOLmax

是在保证与非门输出标准低电平的前提下，允许流进输出端的最大电流，一般为十几毫安。最大拉电流IOHmax是在保证与非门输出标准高电平并且不出现过功耗的前提下，允许流出输出端的最大电流，一般为几毫安实际应用中，若输出电流超出IOLmax或IOHmax，则与非门就可能输出不正确的逻辑电平。(8)最大灌电流IOLmax和最大拉电流IOHmax第七十页，共一百五十二页，2022年，8月28日扇入系数是门电路的输入端数。一般NI≤5，最多不超过8。当需要的输入端数超过NI时，可以用与扩展器来实现。

(9)扇入系数NI扇出系数是在保证门电路输出正确的逻辑电平和不出现过功耗的前提下，其输出端允许连接的同类门的输入端数。

NO由IOLmax/IIS和IOHmax/IIH中的较小者决定。一般NO≥8，NO越大，表明门的负载能力越强。(10)扇出系数NO第七十一页，共一百五十二页，2022年，8月28日最小负载电阻是为保证门电路输出正确的逻辑电平，在其输出端允许接入的最小电阻(或最小等效电阻)。在门的输出端接上负载电阻RL后，只要RL的阻值不趋近于零，对于输出低电平几乎无影响。但RL阻值太小，会使门电路无法输出正确的高电平。

(11)最小负载电阻RLmin第七十二页，共一百五十二页，2022年，8月28日因为与非门处于关门状态时，应当输出高电平，此时流经RL的电流IRL的实际方向是由门的输出端经RL流向参考地，如图2-16所示。属于门电路的拉电流的最大允许值为IOHmax。与非门的输出电平UO=IRL·RL。若RL阻值太小，就会使得IRL达到允许的最大值IOHmax时，输出电平仍低于UOHmin，从而造成逻辑错误。为了输出正确的逻辑高电平，RL的阻值必须满足如下的不等式：图2-16接入RL输出UOH的情况

第七十三页，共一百五十二页，2022年，8月28日即亦即

对于TTL标准系列，按上式求得的RLmin的阻值范围为150~200Ω，为留有余地，一般取RLmin=200Ω。对于TTL改进系列(如高速系列及低功耗系列等)，按上式求得的RLmin相差很大，很难确定一个参考值。在实际工作中，应根据给定的参数按上式进行计算。

第七十四页，共一百五十二页，2022年，8月28日

(12)输入高电平UIH和输入低电平UIL

一般取UIH≥2V，UIL≤0.8V。第七十五页，共一百五十二页，2022年，8月28日OC门的典型电路及逻辑符号如图所示。为什么要用OC门图2–18OC门电路1.

OC门(集电极开路门)

2.4.2OC门和三态门第七十六页，共一百五十二页，2022年，8月28日

一般的TTL门电路，不论输出高电平，还是输出低电平，其输出电阻都很低，只有几欧姆至几十欧姆。因此不能把两个或两个以上的TTL门电路的输出端直接并接在一起。否则，当其中一个输出高电平，另一个输出低电平时，它们中的导通管，就会在+UCC和地之间形成一个低阻串联通路。因此产生的大电流会导致门电路因功耗过大而损坏。即使门电路不被损坏，也不能输出正确的逻辑电平，从而造成逻辑混乱。图2-17是门1输出高电平，门2输出低电平时，两者的并联情况。OC门和三态门图2－17两个TTL门输出端并联情况第七十七页，共一百五十二页，2022年，8月28日

因为门1输出高电平，所以其V4管饱和导通(其V5管截止，图中未画)。而门2输出低电平，所以其V5管饱和导通(其V4管截止，未画)。门1和门2的输出端直接并接后，则UCC经R5和处于饱和导通状态的V4(门1)管和V5(门2)管到参考地，会产生很大的电流。使得两个门电路因功耗过大而损坏。即使侥幸门未损坏，则其输出电平UO为：第七十八页，共一百五十二页，2022年，8月28日此值既不属于逻辑高电平，也不属于逻辑低电平。OC门和三态门是允许输出端直接并接在一起的两种TTL门。第七十九页，共一百五十二页，2022年，8月28日电路；(b)常用符号；(c)国标符号图2–18OC门电路OC门(集电极开路门)

第八十页，共一百五十二页，2022年，8月28日

OC门的电路特点是其输出管的集电极开路。使用时，必须外接“上拉电阻RC”和+UCC相连。多个OC门输出端相连时，可以共用一个上拉电阻RC，如图所示。

(a)线与逻辑电路；(b)等效逻辑图图2–19多个OC门并联(1)电路结构及功能分析第八十一页，共一百五十二页，2022年，8月28日

OC门接入上拉电阻RC后，与图2-13所示的与非门的差别仅在于用外接电阻RC取代了由V3和V4构成的有源负载。当其输入中有低电平时，V2和V5均截止，F端输出高电平；当其输入全是高电平时，V2和V5导通，只要RC的取值足够大，V5就可以达到饱和，使F端输出低电平。可见OC门外接上拉电阻RC后，就是一个与非门。两个OC门输出端并联的电路如图所示。多个OC门并联

第八十二页，共一百五十二页，2022年，8月28日

若F1=0,F2=1，即OC1的输出管V5导通，OC2的V5管截止，则流过RC的电流ICC全部灌入OC1的V5管。只要RC的阻值足够大，就会使OC1的V5管饱和。此时，ICC等于OC1的V5管的集电极电流IC5。所以：UO=UCC-URC=UCC-ICCRC=UCC-IC5RC=UCES5=UOL式中，UCES5是V5管的饱和压降。可见，只要F1和F2中之一为逻辑“０”，则输出F就为“0”。第八十三页，共一百五十二页，2022年，8月28日若F1=F2=0，即两个门的输出管都导通，则流过RC的电流ICC是两个输出管的集电极电流之和。其值要比一个输出管导通时大，因此，输出电平UO更低，即F=0。第八十四页，共一百五十二页，2022年，8月28日

若F1=F2=1,即两个OC门的输出管均截止，则流过RC的电流ICC是两个输出管的穿透电流之和，即ICC=2ICEO5。所以UO=UCC-ICCRC=UCC-2ICEO5RC=UOH

故F=1。表2-6逻辑功能表

F1F2F000110110001第八十五页，共一百五十二页，2022年，8月28日

通过上述分析可知，由于RC的阻值较大，因此，不论两个OC门处于何种状态，在+UCC和地之间都不会出现低阻通路，电路可以安全工作。两个OC门并联后实现的逻辑功能:F与F1、F2之间,显然是“与”逻辑关系，即F=F1·F2第八十六页，共一百五十二页，2022年，8月28日由于这种“与”逻辑是两个OC门的输出线直接相连实现的，故称作“线与”。图2-19实现的逻辑表达式为：F=F1·F2=AB·CD

除了TTL与非门可以做成OC门外，其它TTL门也可做成OC门，并且也能实现“线与”或“线或”。第八十七页，共一百五十二页，2022年，8月28日

RC的选取原则是保证OC门输出的高电平不低于UOHmin；输出的低电平不大于UOLmax。在OC门的实际应用中，经常需要多个OC门并联后为多个负载门提供输入信号。图2-20(a)、(b)是n个OC门并联后为负载门的m个输入端提供输入信号的两种情况。(2)RC的计算第八十八页，共一百五十二页，2022年，8月28日

图2-20(a)是n个OC门全部输出UOH的情况。此时所有OC门的输出管都截止，因此，流入每个OC门输出端的电流都是其输出管的穿透电流ICEO(OC门正常工作时，不论输出UOH还是UOL，都不产生拉电流)；流入负载门各输入端的电流都是高电平输入漏电流IIH。各电流的实际方向如图2-20(a)中所示。第八十九页，共一百五十二页，2022年，8月28日为使UOH≥UOHmin，则必须使即故第九十页，共一百五十二页，2022年，8月28日

ICC和所有的负载电流全部流入唯一导通门的输出管V5

对导通门来说这是负载最重的情况。因为所以第九十一页，共一百五十二页，2022年，8月28日综合上述两种情况，上拉电阻RC的取值范围是：为保证IOL=IOLmax时，UOL≤UOLmax，应当使即故式中，IOLmax是一OC门允许的最大灌电流。RCmin≤RC≤RCmax

第九十二页，共一百五十二页，2022年，8月28日①实现多路信号在总线(母线)上的分时传输，如图所示。图2–21OC门实现总线传输(3)OC门的应用第九十三页，共一百五十二页，2022年，8月28日由OC门的功能分析可知，OC门输出的低电平UOL=UCES5≈0.3V，高电平UOH=UCC-ICEO5RC≈UCC。所以，改变电源电压可以方便地改变其输出高电平。只要OC门输出管的U(BR)CEO大于UCC，即可把输出高电平抬高到UCC的值。OC门的这一特性，被广泛用于数字系统的接口电路，实现前级和后级的电平匹配。②实现电平转换——抬高输出高电平第九十四页，共一百五十二页，2022年，8月28日

图2-22(a)是用来驱动发光二极管(LED)的。当OC门输出UOL时，LED导通发光；当OC门输出UOH时，LED截止熄灭。图2-22(b)是用来驱动干簧继电器的。二极管VD保护OC门的输出管不被击穿。工作过程：OC门输出UOL时，有较大的电流经继电器线圈流入OC门，干簧管被吸合，VD相当于开路，不影响电路工作。③驱动非逻辑性负载图2-22OC门驱动非逻辑性负载第九十五页，共一百五十二页，2022年，8月28日当OC门输出UOH时，OC门的输出管截止，流过线圈的电流突然减小为ICEO，干簧管断开。此时若无VD，则线圈中的感应电动势与UCC同向串联后，加到OC门的集电极和发射极之间，会使其集电结击穿。接入VD后，与UCC极性相同的感应电动势使VD导通，感应电动势大大减小，OC门的输出管就不会被击穿。图2-22OC门驱动非逻辑性负载第九十六页，共一百五十二页，2022年，8月28日

图2-22(c)是用来驱动脉冲变压器的。脉冲变压器与普通变压器的工作原理相同，只是脉冲变压器可工作在更高的频率上。图2-22(d)是用来驱动电容负载的，构成锯齿波发生器。当UI=UOL时，OC门截止，UCC通过RC对电容C充电，UO近似线性上升；当UI=UOH时，OC门导通，电容通过OC门放电，UO迅速下降，在电容两端形成锯齿波电压。图2-22OC门驱动非逻辑性负载

第九十七页，共一百五十二页，2022年，8月28日

利用反演律可把图2-19的输出函数变换为：F=AB·CD=AB+CD

用OC门实现“与或非”运算，要比用其它门的成本低。

OC门的外接电阻的大小会影响系统的开关速度，其值越大，工作速度越低。由于它只能在RCmin和RCmax之间取值，开关速度受到限制，故OC门只适用于开关速度不高的场合。

④用来实现“与或非”运算第九十八页，共一百五十二页，2022年，8月28日一种三态与非门的电路及逻辑符号如图所示。

图2–23三态TTL与非门电路及符号(a)电路；(b)常用符号；(c)国外流行符号；(d)国标符号2.三态门(TS门或TSL门)

第九十九页，共一百五十二页，2022年，8月28日

当G=0(即G端输入低电平)时，晶体管V6截止，其集电极电位UC6为高电平，使晶体管V1中与V6集电极相连的那个发射结也截止。由于和二极管VD的N区相连的PN结全截止，故VD截止，相当于开路，不起任何作用。这时三态门和普通与非门一样，完成“与非”功能，即F=A·B。这是三态门的工作状态，也叫选通状态（使能状态)。(1)功能分析①选通状态(使能状态)第一百页，共一百五十二页，2022年，8月28日当G=1(即G端输入高电平)时，V6饱和导通，UC6为低电平，则VD导通，使UC2被钳制在1V左右，致使V4截止。同时UC6使V1管射极之一为低电平，所以V2、V5也截止。由于同输出端相接的两个晶体管V4和V5同时截止，因而输出端相当于悬空或开路。这时三态门相对负载而言呈现高阻抗，故称这种状态为高阻态或悬浮状态，也叫禁止状态。在禁止状态下，三态门与负载之间无信号联系，对负载不产生任何逻辑功能，所以禁止状态不是逻辑状态，三态门也不是三值逻辑门，叫它“三态门”只是为区别于其它门的一种“方便称呼”。

②高阻态(禁止状态)第一百零一页，共一百五十二页，2022年，8月28日③三态门的真值表GABF1XX000001010011高阻1110表2-7三态门的真值表

第一百零二页，共一百五十二页，2022年，8月28日(2)三态门分类①按逻辑功能分为四类三态与门三态与非门三态缓冲门三态非门(三态倒相门)②按控制模式分为两类低电平有效的三态门(低电平选通)高电平有效的三态门(高电平选通)当G=0时，三态门工作;当G=1时，三态门禁止.G=1时，三态门工作；当G=0时，三态门禁止。③按其内部的有源器件分为两类三态TTL门三态MOS门第一百零三页，共一百五十二页，2022年，8月28日图2–24各种三态门的逻辑符号(3)三态门的逻辑符号第一百零四页，共一百五十二页，2022年，8月28日

①三态门主要用来实现多路数在总线上的分时传送为实现这一功能，必须保证在任何时刻只有一个三态门被选通，即只有一个门向总线传送数据；否则，会造成总线上的数据混乱，并且损坏导通状态的输出管。传送到总线上的数据可以同时被多个负载门接收，也可在控制信号作用下，让指定的负载门接收。(4)用途图2–25(a)三态门用于总线传输第一百零五页，共一百五十二页，2022年，8月28日图2–25(b)三态门实现双向传送

利用三态门可以实现信号的可控双向传送，如图.

当G=0时，门1选通，门2禁止，信号由A传送到B；当G=1时，门1禁止，门2选通，信号由B传送到A。

②实现信号的可控双向传送第一百零六页，共一百五十二页，2022年，8月28日因为输出高电平时，三态门的V4管是按射极输出器的方式工作，其输出电阻小，输出端的分布电容充电速度快，uO很快由UOL变到UOH；而OC门在输出高电平时，其输出电阻约等于外接的上拉电阻RC，其值比射极输出器的输出电阻大得多，故对输出分布电容的充电速度慢，uO的上升时间长。在输出低电平时，两者的输出电阻基本相等，故两者uO的下降时间基本相同3.三态门和OC门的性能比较(1)三态门的开关速度比OC门快第一百零七页，共一百五十二页，2022年，8月28日

(3)OC门可以实现“线与”逻辑，而三态门则不能。若把多个三态门输出端并联在一起，并使其同时选通，当它们的输出状态不同时，不但不能输出正确的逻辑电平，而且还会烧坏导通状态的输出管。TTL产品中除与非门外，还有或非门、与或非门、与门、或门、异或门等。(2)

允许接到总线上的三态门的个数，原则上不受限制，但允许接到总线上的OC门的个数受到上拉电阻RC的取值条件的限制。第一百零八页，共一百五十二页，2022年，8月28日

MOS逻辑门是用绝缘栅场效应管制作的逻辑门。在半导体芯片上制作一个MOS管要比制作一个电阻容易，而且所占的芯片面积也小。所以，在MOS集成电路中，几乎所有的电阻都用MOS管代替，这种MOS管叫负载管。在MOS逻辑电路中，除负载管有可能是耗尽型外，其它MOS管均为增强型。

2.4.3MOS集成逻辑门

MOS逻辑电路有PMOSNMOSCMOS

PMOS逻辑电路是用P沟道MOS管制作的。由于工作速度低，而且采用负电源，不便和TTL电路连接，故其应用受到限制。第一百零九页，共一百五十二页，2022年，8月28日

NMOS逻辑电路是用N沟道MOS管制作的。其工作速度比PMOS电路高，集成度高，而且采用正电源，便于和TTL电路连接。其制造工艺适宜制作大规模数字集成电路，如存储器和微处理器等。但不适宜制作通用型逻辑集成电路。(这种电路要求在一个芯片上制作若干不同类型的逻辑门和触发器。)主要是因为NMOS电路对电容性负载的驱动能力较弱。第一百一十页，共一百五十二页，2022年，8月28日

CMOS逻辑电路是用P沟道和N沟道两种MOS管构成的互补电路制作的。和PMOS、NMOS电路相比，CMOS电路的工作速度高，功耗小，并且可用正电源，便于和TTL电路连接。所以它既适宜制作大规模数字集成电路，如寄存器、存储器、微处理器及计算机中的常用接口等，又适宜制作大规模通用型逻辑电路，如可编程逻辑器件等。第一百一十一页，共一百五十二页，2022年，8月28日

对于NMOS和CMOS门，若电源电压为UDD时，UOH≈UDD，UOL≈0;UIH≈UDD，UIL≈0。由于UDD的取值在3~20V之间，故输入电平摆幅和输出电平摆幅都很大，所以抗干扰能力强。若把CMOS改用双电源(±UDD或+UDD和-USS)供电，则高低电平的摆幅更大，噪声容限更大。由于各种MOS门的工作原理类似，所以下面只讨论应用日益广泛的CMOS逻辑门。

MOS门的各项指标的定义和TTL门的相同，只是数值有所差异。

MOS门的各项指标第一百一十二页，共一百五十二页，2022年，8月28日

1.CMOS反相门(CMOS非门)

图2–26CMOS门反相器电路

(1)CMOS反相器的电路图第一百一十三页，共一百五十二页，2022年，8月28日

V1是N沟道MOS管(简称NMOS管)，用作驱动管。其开启电压UTN为正值，约为1~5V。只有当UGS>UTN时，V1才导通；当UGS<UTN时，V1截止。

V2是P沟道MOS管(简称PMOS管)，用作负载管。其开启电压UTP是负值，约为-2~-5V。当UGS<UTP时，V2导通；当UGS>UTP时，V2截止。电源电压UDD可在3~20V之间选择。但是为保证电路正常工作，必须使UDD>UTN+|UTP|。图2–26CMOS门反相器电路

(2)工作原理第一百一十四页，共一百五十二页，2022年，8月28日①当UI=UIL=0V时，UGS1=0<UTN，因此V1截止。而此时UGS2=-UDD<UTP，故V2导通，所以，UO=UOH≈UDD，即输出高电平。

②当UI=UIH=UDD时，UGS1=UDD>UTN，故V1导通。而此时UGS2=0>UTP，因此V2截止。所以，UO=UOL≈0，即输出低电平。

图2–26CMOS门反相器电路

可见该电路实现了“非逻辑”功能。第一百一十五页，共一百五十二页，2022年，8月28日该电路在静态(UO=UOH或UO=UOL)条件下，不论输出高电平还是输出低电平，V1和V2中总有一个截止，并且截止时阻抗极高，因此流过V1和V2的静态电流很小，故该电路的静态功耗非常低。这是CMOS电路共有的优点。

第一百一十六页，共一百五十二页，2022年，8月28日图2-27所示为CMOS与非门电路。图中，V1和V2是两个串联的NMOS管，用作驱动管；V3和V4是两个并联的PMOS管，用作负载管。V1和V3为一对互补管，它们的栅极作为输入端A；V2和V4作为另一对互补管，它们的栅极相连作为输入端B。V2和V4的漏极相连作为输出端F。图2-27CMOS与非门电路2.CMOS与非门(1)CMOS与非门的电路图第一百一十七页，共一百五十二页，2022年，8月28日

V2的衬底没有和自己的源极相接，而是与V1的源极、衬底相接后，共同接地。这是为了更容易产生导电沟道。因为沟道的产生及其宽度，实质上是受栅极G和衬底B之间的电压UGB的控制(多数情况下，源极S和衬底B短接，UGS=UGB，此时可以认为沟道的产生受UGS的控制)。本电路中，只要B端输入电压UIB>UTN，则V2就产生沟道。若把V2的衬底和自己的源极相连，只有当B端输入电压UIB>UTN+UDS1时，V2才产生沟道。图2-27CMOS与非门电路第一百一十八页，共一百五十二页，2022年，8月28日

①当两个输入端A、B均输入高电平(UIH=UDD)时，V1和V2的“栅-衬”间的电压均为UDD，其值大于UTN，故V1和V2均产生沟道而导通。而V3和V4的“栅-衬”间的电压均为0V，其值大于UTP，故V3和V4均不产生沟道而截止。由于截止管的“漏极和源极之间的等效电阻rDS”近似为∞，因而F端的输出电压UO=UOL≈0V。(2)工作原理第一百一十九页，共一百五十二页，2022年，8月28日

②两个输入端A和B中至少有一个输入低电平(UIL=0)时，V1和V2中至少有一个不能产生导电沟道，处于截止状态。V3和V4中至少有一个产生沟道，处于导通状态。所以，此种情况下，F端的输出电压UO=UOH≈UDD。综合上述，F和A、B之间是“与非逻辑”关系。即F=A·B第一百二十页，共一百五十二页，2022年，8月28日图2–26CMOS门反相器电路

图2-27CMOS与非门电路图2-28CMOS或非门电路

图2–29CMOS传输门(a)电路;(b)符号第一百二十一页，共一百五十二页，2022年，8月28日

CMOS或非门的电路如图2-28所示。图中，V1和V2是两个并联的N沟道MOS管，用作驱动管；V3和V4是两个串联的P沟道MOS管，用作负载管。V2和V3为一对互补管，它们的栅极相连作为输入端A；V1和V4为另一对互补管，它们的栅极相连作为输入端B。F是CMOS或非门电路的输出端。当两个输入端A、B均输入低电平(UIL=0V)时，V1和V2均不开启，处于截止状态；V3和V4均被开启导通。故F端必定输出高电平UOH≈UDD

3.CMOS或非门图2-28CMOS或非门电路

第一百二十二页，共一百五十二页，2022年，8月28日

当两个输入端A、B中至少有一个为高电平(UIH≈UDD)时，V1和V2中至少有一个开启导通；V3和V4中至少有一个不产生沟道而截止。故F端必输出低电平UOL≈0。可见，该电路的F和A、B之间是“或非”逻辑关系，即F=A+B图2-28CMOS或非门电路

第一百二十三页，共一百五十二页，2022年，8月28日

比较与非门电路和或非门电路可知。与非门的驱动管是由多个NMOS管串联构成，即有几个输入端，就有几个管子串联。其输出低电平是各驱动管D、S极间导通电压的和。故其UOL的值较高，为保证UOL不超过UOLmin，其输入端一般不超过三个。图2-27CMOS与非门电路图2-28CMOS或非门电路

第一百二十四页，共一百五十二页，2022年，8月28日或非门的驱动管是由多个NMOS管并联构成的，有几个输入端，就有几个管子并联。其输出低电平是一个驱动管的D、S极间导通电压，增加输入端数，不会提高UOL的值。故其输入端数不受UOL取值的限制。因此，在CMOS(或NMOS)数字集成电路中是以或非逻辑为基础的。利用与非门、或非门、非门，可以构成与门、或门、与或非门、异或门、异或非门(同或门)等。图2-27CMOS与非门电路图2-28CMOS或非门电路

第一百二十五页，共一百五十二页，2022年，8月28日

CMOS传输门的电路和符号如图2-29所示。它由一个NMOS管V1和一个PMOS管V2并联而成。V1和V2的源极和漏极分别相接作为传输门的输入端和输出端。两管的栅极是一对互补控制端，C端叫高电平控制端，C端叫低电平控制端。两管的衬底均不和源极相接，NMOS管的衬底接地，PMOS管的衬底接正电源UDD，以便于控制沟道的产生4.CMOS传输门图2–29CMOS传输门(a)电路;(b)符号第一百二十六页，共一百五十二页，2022年，8月28日

把NMOS管V1的栅极和衬底之间的电压记为UGB1，开启电压记为UTN，则当UGB1>UTN时，V1产生沟道；当UGB1<UTN时，V1的沟道消失。把PMOS管V2的“栅-衬”间的电压记为UGB2，开启电压记为UTP，则当UGB2<UTP时，V2

产生沟道；当UGB2>UTP时，V2的沟道消失。当C=UDD,C=0V时，V1的UGB1=UDD>UTN,故V1导通；V2的UGB2=-UDD<UTP,故V2也导通。所以此时在V1和V2的“漏-源”之间同时产生导电沟道，使输入端与输出端之间形成导电通路，相当于开关接通。图2–29CMOS传输门(a)电路;(b)符号第一百二十七页，共一百五十二页，2022年，8月28日

当C=0，C=UDD时，V1的UGB1=0<UTN，故V1不能产生沟道；V2的UGB2=0>UTP，故V2也不能产生导电沟道。所以，在这种情况下，输入端与输出端之间呈现高阻抗状态，相当于开关断开。由于MOS管的结构对称，其漏极和源极可以互换，因而TG的输入端和输出端可以互换使用，即TG是双向器件。图2–29CMOS传输门(a)电路;(b)符号第一百二十八页，共一百五十二页，2022年，8月28日

把一个传输门TG和一个非门按图2-30(a)连接起来，即可构成模拟开关，其符号如图2-30(b)所示。当C=1时，开关接通；当C=0时，开关断开。该模拟开关也是双向器件。图2–30CMOS模拟开关(a)电路；(b)符号

第一百二十九页，共一百五十二页，2022年，8月28日

图2-31所示为CMOS三态非门电路。两个NMOS管V1和V2串联，另外两个PMOS管V3和V4也串联。两组串联MOS管构成等效互补电路，V2和V3一对互补管构成CMOS反相器(非门)，其栅极相接作为三态非门的信号输入端，V1和V4一对互补管构成控制电路，两者的栅极反相连接后作为控制端(也叫选通端)。5.CMOS三态非门图2–31CMOS三态非门电路

第一百三十页，共一百五十二页，2022年，8月28日

当G=1时，V1和V4均不产生导电沟道，不论A为何值，F端均处于高阻态，相当于F端悬空，称为禁止状态。当G=0时，V1和V4均产生导电沟道，处于导通状态。此时若把V1和V4近似用短路线代替，则该电路就与图2-26所示的反相器一样，完成非运算F=A。可见该电路是一个低电平选通的三态非门。CMOS三态门的逻辑符号与TTL三态门相同。图2–31CMOS三态非门电路

第一百三十一页，共一百五十二页，2022年，8月28日(1)工作速度比TTL稍低。(2)输入阻抗高，可达108Ω。(3)扇出系数NO大。(4)静态功耗小。(5)集成度高。(6)电源电压允许范围大，约为3~20V。(7)输出高低电平摆幅大。6.CMOS逻辑电路的特点(与TTL门比较)第一百三十二页，共一百五十二页，2022年，8月28日

(8)抗干扰能力强。

(9)温度稳定性好。