多通道缓冲串口

多通道缓冲串口第1页，共28页，2023年，2月20日，星期四2、其它的特点可与多达128个通道进行收发；支持传输的数据字长可以是8bit、12bit、16bit、20bit、24bit、32bit

内置u律和A律压扩硬件。

对8bit数据的传输，可选择LSB先传，还是MSB先传。可设置帧同步信号和数据时钟信号的极性。内部传输时钟和帧同步信号可编程程度高。u律（m-Law）压扩主要用在北美和日本等地区的数字电话通信中。m为确定压缩量的参数，它反映最大量化间隔和最小量化间隔之比。A律（A-Law）压扩主要用在欧洲和中国大陆等地区的数字电话通信中。A为确定压缩量的参数，它反映最大量化间隔和最小量化间隔之比。

第2页，共28页，2023年，2月20日，星期四一、基本结构

C5509有三个多通道缓冲串口McBSP，每个McBSP可以分为收发通道、时钟与帧同步、多通道选择和串口事件等4部分。McBSP在外部通过若干管脚与其它串行器件相连，在内部通过16位的外设总线与CPU和DMA控制器相连。外时钟第3页，共28页，2023年，2月20日，星期四1、收发通道

接收通道由接收数据管脚DR、接收时钟CLKR、接收帧同步FSR、接收移位寄存器RSR、接收缓冲寄存器RBR和数据接收寄存器DRR组成。发送通道由发送数据管脚DX、发送时钟CLKX、发送帧同步FSX、发送移位寄存器XSR和数据发送寄存器DXR组成。

数据压扩器，对发送的数据按µ律或A律压缩再发送，对接收的数据进行扩展。是个可选项，可通过控制寄存器进行选择。

McBSP的收发通道是相对独立的，可单独使用，也可同时使用。可根据要求对相应的寄存器进行配置。第4页，共28页，2023年，2月20日，星期四2、接收通道接收的数据到达管脚DR，在接收时钟CLKR的上升沿(或下降沿)被逐位依次移入RSR。收满一个字后，被拷贝到缓冲寄存器RBR，再拷贝到数据接收寄存器DRR，同时设置接收标志位RRDY，并通过串口事件通知CPU或DMA已经接到数据。CPU或DMA可以通过外设总线从DRR读取接收到的数据。第5页，共28页，2023年，2月20日，星期四3、发送通道

CPU或DMA将数据写入数据发送寄存器DXR，接着拷贝到发送移位寄存器XSR，在发送帧同步FSX后，CLKR的上升沿(或下降沿)到来时，XSR的内容被逐位依次移到发送管脚DX上。同时，McBSP也会设置发完标志XRDY，并通过串口事件通知CPU或DMA数据已发出去。这种多级缓冲方式使得片内的数据搬移和外部数据的通信可以同时进行。第6页，共28页，2023年，2月20日，星期四4、时钟与帧同步(时钟和帧同步具有灵活的信号形式和设置手段)McBSP的时钟与帧同步由一组寄存器和一个采样速率发生器SRG组成。用户可以通过寄存器设定相应的参数，采样速率发生器SRG就会根据这些参数将输入参考时钟变为所需要的串口时钟和帧同步信号。(1)采样速率发生器的输入参考时钟

SRG的工作原理：通过对输入参考时钟进行分频得到所需要串口时钟和帧同步信号。可供选择的输入参考时钟有4个。来自CLKX脚的发送时钟来自CLKR脚的接收时钟来自CLKS脚的输入时钟(外时钟)

来自时钟发生器的CPU时钟第7页，共28页，2023年，2月20日，星期四

究竟选用哪个时钟，由采样速率发生寄存器2(SRGR2)中的CLKSM字段和管脚控制寄存器(PCR)中的SCLKME字段来确定。当SCLKME＝0，CLKSM＝0时，选择CLKS脚上的输入信号为输入参考时钟；当SCLKME＝0，CLKSM＝1时，选择CPU时钟作为参考时钟；当SCLKME＝1，CLKSM＝0时，选择CLKR脚上的时钟为参考时钟；当SCLKME＝1，CLKSM＝1时，选择CLKX脚上的时钟为参考时钟。(2)采样速率发生器的输出时钟和帧同步输入的参考时钟经过分频产生SRG输出时钟CLKG。分频次数由采样速率发生寄存器1(SRGR1)中的CLKDV字段(8bit)根据如下公式决定：FCLKG=Fclocksource/(CLKDV+1),1≤CLKGDV≤255串口的最高时钟速率为CPU时钟的一半第8页，共28页，2023年，2月20日，星期四

帧同步信号FSG由CLKG进一步分频而来，分频次数由采样速率发生寄存器2(SRGR2)中的FPER(12bit)字段根据如下公式确定:帧同步脉冲的宽度由抽样速率发生寄存器1（SRGR1）中的FWID字段确定：

抽样速率发生器产生的时钟和帧同步信号既可以用来驱动接收通道的时钟和帧同步，也可以用来驱动发送通道的时钟和帧同步。FFSG=FCLKG/(FPER+1)=Fclocksource/(CLKDV+1)(FPER+1)0≤FPER≤4095WFSG=(FWID+1)×TCLKG0≤FWID≤255，TCLKG为CLKG的周期第9页，共28页，2023年，2月20日，星期四(3)时钟信号的方向性和极性时钟管脚CLKX和CLKR的方向分别由管脚控制寄存器(PCR)中的CLKXM和CLKRM字段控制，而CLKS管脚则只能是输入。当CLKX(R)M＝1时，CLKX(R)由CLKG驱动，为输出；当CLKX(R)M＝0时，CLKX(R)由外部管脚驱动，为输入。第10页，共28页，2023年，2月20日，星期四CLKX管脚和CLKR管脚上信号的极性分别由管脚控制寄存器(PCR)中的CLKXP和CLKRP字段控制，CLKS管脚上信号的极性由采样速率发生器2(SRGR2)中的CLKSP字段确定。

CLKXP=CLKRP=CLKSP=0时,CLKX、CLKR和CLKS为正极性，以上升沿开始。

CLKXP=CLKRP=CLKSP=1时,CLKX、CLKR和CLKS为负极性，以下降沿开始。第11页，共28页，2023年，2月20日，星期四(4)帧同步信号的方向和极性发送帧同步FSX的方向由管脚控制寄存器(PCR)中的FSXM字段和采样速率发生寄存器2(SRGR2)中的FSGM字段共同确定。当FSXM=0，FSGM=x时，FSX为输入，由外部信号源驱动；当FSXM=1，FSGM=0时，FSX为输出，由DXR到XSR的拷贝动作驱动；当FSXM=1，FSGM=1时，FSX为输出，由FSG驱动。发送帧同步FSX的极性由管脚控制寄存器(PCR)中的FSXP字段确定。当FSXP＝0时，FSX为正极性，即高电平有效；当FSXP＝1时，FSX为负极性，即低电平有效。第12页，共28页，2023年，2月20日，星期四接收帧同步FSR的方向由管脚控制寄存器(PCR)中的FSRM字段确定。当FSRM=0时，FSR为输入，由外部信号源驱动；当FSRM=0时，FSR由内部FSG驱动。接收帧同步FSR的极性由管脚控制寄存器(PCR)中的FSRP字段确定。当FSRP＝0时，FSR为正极性，即高电平有效；当FSRP＝1时，FSR为负极性，即低电平有效.第13页，共28页，2023年，2月20日，星期四(5)同步

SRG的输入参考时钟可以是内部时钟(CPU时钟)，也可以是外部输入时钟(来自CLKX、CLKR或CLKS管脚)。当采用外部时钟源时，一般需要同步。同步与否由采样速率发生器2(SRGR2)中的GSYNC字段控制。

当GSYNC=0时，SRG将自由运行，并按CLKGDV、FPER和FWID等参数的配置产生输出时钟；

当GSYNC=1时，CLKG和FSG将同步到外部输入时钟。第14页，共28页，2023年，2月20日，星期四5、多通道选择(在一帧数据中，最多可包含128个数据单元，每个数据单元对应一个通道)McBSP属于多通道串口，最多可以有128个通道，其多通道选择部分由多通道控制寄存器MCR、接收通道使能寄存器RCER和发送通道使能寄存器XCER构成。多通道控制寄存器MCR作为总控制，可以禁止或使能全部128个通道。

RCER和XCER可以分别禁止或使能某个接收和发送通道。每个寄存器控制16个通道。因此，128个通道需要8个通道使能寄存器。第15页，共28页，2023年，2月20日，星期四第16页，共28页，2023年，2月20日，星期四6、串口事件McBSP可以发起6个串口事件

接收中断RINT

发送中断XINT

接收同步事件REVTA_bis模式的接收同步事件REVTA

发送同步事件XEVTA_bis模式的发送同步事件XEVTARINT和XINT与CPU相连，可以中断CPU

REVT、REVTA、XEVT和XINT则与DMA控制器相连，可以用于DMA同步事件，触发DMA传输第17页，共28页，2023年，2月20日，星期四

收发中断的产生分别由串口控制寄存器1(SPCR1)中的RINTM字段和串口控制寄存器2(SPCR2)中的XINTM字段控制。第18页，共28页，2023年，2月20日，星期四二、工作模式根据McBSP在通信中所处的地位和功能，工作模式可分为：多通道缓冲模式

SPI模式

A-bis模式数字回环模式

GPIO模式省电模式第19页，共28页，2023年，2月20日，星期四1、多通道缓冲模式是McBSP的一种常规模式。在此模式下，根据其所处的地位有可分为主方和从方。主方提供通信所需的时钟和帧同步，所以其时钟和帧同步都由内部SRG驱动，为输出；从方所需的时钟和帧同步来自主方，其时钟和帧同步由外部器件驱动，为输入。在多通道缓冲模式下，传输由帧同步上升沿(或下降沿)触发，并在时钟上升沿(或下降沿)收(发)一个数据比特，支持1到128个传输通道的多通道传输。第20页，共28页，2023年，2月20日，星期四2、SPI模式

SPI协议是一种主—从配置的，支持一个主方，一个或多个从方的串行通信协议。由4个信号构成：串行数据输入MISO(主设备输入、从设备输出)、串行数据输出MOSI(主设备输出、从设备输入)

、移位时钟SCK和从方使能SS。McBSP的时钟停止模式：指其时钟会在每次数据传输结束时停止，并在下次数据传输时立即启动或延时半个周期后再启动。第21页，共28页，2023年，2月20日，星期四3、A-bis模式A-bis模式是McBSP提供的一种比特域抽取—扩展的工作模式。此模式下，McBSP能从一条PCM链路上接收或发送1024个比特。发送时，它将1024个有效数据比特按给定的发送图案扩展到PCM链路上；接收时，则从PCM帧中按给定的接收图案抽取出1024个有效比特。4、数字回环模式用于在只有一个DSP时，测试其McBSP的情况。数字回环DLB模式能在McBSP内部将收发部分连在一起，即DR与DX、FSR、FSX、CLKX与CLKR，第22页，共28页，2023年，2月20日，星期四在McBSP中有两种回环

在复位时，McBSP内部将从图中(1)的位置进行回环，此时若向DXR写一个数，4个周期以后就能从DRR收到该数据。在复位以后，通过串口控制寄存器1(SPCR1)中的DLB的控制使McBSP内部从图中(2)的位置进行回环。

当DLB=0时，不回环；当DLB=1时，从位置(2)进行回环。(1)(2)第23页，共28页，2023年，2月20日，星期四5、GPIO模式

McBSP处于复位状态时，它的7个管脚在管脚控制寄存器PCR和串口控制寄存器SPCR的控制下可以用作通用输入输出(GPIO)。其中CLKX、CLKR、FSX和FSR既可设为输入又可设为输出，输入/输出电平值由相应的极性控制位确定;DX只能为输出；

DR和CLKS则只能为输入。第24页，共28页，2023年，2月20日，星期四6、省电模式在C5509DSP总的省电控制和管脚控制寄存器PCR中IDLE_EN的控制下