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文档简介

本文格式为Word版，下载可任意编辑——32位MIPSCPU设计试验报告

数字规律与处理器基础试验

32位MIPSCPU设计

综述：

我们的最终验收结果时钟频率是84.9MHz。

本试验报告主要分为试验设计说明与试验收获总结两个部分。附件中有CPU工程文档与模块代码。

第一部分试验设计

一、ALU设计

1、设计思路

实现基本的算术、规律、关系、位与移位运算，尽量优化以达到最小的面积延时积。结构图如下：

主要设计思想：

A.加法运算实现可以采用逐次进位、超前进位等结构，减法可以通过加法实现（参见见面理论课讲义或者前面试验）；同时输出Z（结果为零）、V（结果溢出）、N（结果为

负）等标志位，注意有符号数和无符号数标志产生的不同。

B.比较运算根据减法运算的结果（Z/V/N）产生，自行分析比较操作与算术运算之间的关系。

C.移位运算可以考虑将移位操作拆分为16位移位、8位移位、4位移位、2位移位、1位移位等几个子运算的组合，然后级联形成最终的运算结果。D.规律运算可以根据要求直接产生。

功能表

接口说明名称类型描述A[31:0]B[31:0]ALUFun[5:0]SignS[31:0]

输入输入输入输入输出操作数1操作数2功能码符号：有符号1，无符号0结果输出2、主要模块

a)32bit加法器

采用8个4bit超前进位加法器极连的方式，构成32bit加法器。对于逸出位v的处理如下：由有符号数的性质可知，对最高位32和次高位31位取抑或，输出信号则为是否逸出。对32位运算结果取反后，再对相邻两位反复取与，最终得到结果是否为零的输出z.假使是有符号数，则符号位=n。

由于这一方法部分程度上减弱了高位计算对低位计算的依靠程度，因此可以实现延时的降低。同时，由于其超前进位网络的大量规律运算，较大程度上提升了电路的面积，造成最终的面积延时积特性恶化。关键代码见附录1

b)32bit减法器

对加法器按位取反，再加一。关键代码见附录1

c)32bit右移32bit左移32bit算术右移

将移位操作拆分为16位移位、8位移位、4位移位、2位移位、1位移位等几个子运算的组合，然后级联得到最终的运算结果。关键代码见附录1

d)32bit规律比较单元

采用行为级语句直实现规律比较功能。关键代码见附录1

e)ALU顶层控制模块

用多路选择器实现对输出结果的控制，采用行为级语句实现设计。

附加说明：对于无符号运算的结果，由于z，v，n已经将符号的作用考虑进去，因此，对于需要实现的六个指令，仅有A＜B需要特别处理，而其他指令对于无符号数和有符号数的结果一致。因此，针对A＜B指令，添加针对无符号数的专用比较电路，并使用与超

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